考虑偏置温度不稳定性的软差错率分析

纳米工艺下,老化效应与软差错共同引发的集成电路可靠性问题至关重要。该文分析偏置温度不稳定性(BTI),包括负偏置温度不稳定性(NBTI)和正偏置温度不稳定性(PBTI)对软差错率的影响,提出从关键电荷值和延迟两个因素综合考虑。首先分析BTI效应下两个因素如何变化,推导了延迟受BTI影响的变化模型,介绍关键电荷的变化机理。然后探讨将两个因素结合到软差错率(SER)评估中,推导了融入关键电荷值的SER计算模型,提出将延迟的变化导入到电气屏蔽中的方法。基于ISCAS89基准电路上的实验验证了综合两种因素考虑BTI效应评估SER的有效性和准确性。

GaN MIS-HEMT偏置温度不稳定性表征和寿命预测

MIS-HEMT是最有前景的GaN HEMT器件结构之一,其通过引入高势垒的绝缘介质层,可以极大地抑制栅极泄漏电流,从而降低静态功耗。然而,额外的绝缘介质层在绝缘介质层和AlGaN界面处引入了大量的缺陷,使得MIS-HEMT的可靠性非常差,在偏置电压下的阈值电压的漂移极大,即偏置温度不稳定性(BTI)老化严重。与硅不同,GaN MIS-HEMT中绝大多数的缺陷都属于可恢复缺陷,随着栅极电压的变化可以反复地充放电,因此其BTI的恢复效应要远大于硅。采用单点I_(d)测量方法,将GaN MIS-HEMT阈值电压(V_(th))的测量从传统直流(DC)法的秒级缩短到了1 ms,构建了考虑恢复效应的GaN MIS-HEMT的BTI老化物理模型,预测了器件的寿命。试验结果表明,传统DC法严重地低估了BTI退化,在ΔV_(th)=1 V的失效判据下,传统DC法预测的器件寿命比考虑恢复效应的单点I_(d)法测得的寿命高了4个数量级。

高k栅介质SOI nMOSFET正偏压温度不稳定性的实验研究(英文)

对高k栅介质SOI nMOSFET器件的PBTI退化和恢复进行实验研究,并且与pMOSFET器件的NBTI效应进行比较,分析PBTI效应对阈值电压漂移、线性及饱和漏电流、亚阈摆幅和应力诱导漏电流的影响。结果显示,PBTI的退化和恢复与NBTI效应具有相似的趋势,但是PBTI具有较高的退化速率和较低的恢复比例,这会对器件的寿命预测带来影响。最后给出在PBTI应力条件下,界面陷阱和体陷阱的产生规律及其对器件退化的影响。

工艺偏差下PMOS器件的负偏置温度不稳定效应分布特性

当器件特征尺寸进入纳米级，负偏置温度不稳定性（NBTI）效应和工艺偏差都会导致p 型金属氧化层半导体（PMOS）器件性能和可靠性的下降.基于反应-扩散（R-D）模型，本文分析了工艺偏差对NBTI效应的影响；在此基础上将氧化层厚度误差和初始阈值电压误差引入到R-D模型中，提出了在工艺偏差下PMOS器件的NBTI效应统计模型.基于65 nm工艺，首先蒙特卡罗仿真表明在工艺偏差和NBTI效应共同作用下， PMOS器件阈值电压虽然会随着应力时间增大而沿着负方向增加，但是阈值电压的匹配性却随着时间推移而变好；其次验证本文提出的统计模型准确性，以R-D模型为参考，在104 s应力时间内， PMOS器件阈值电压退化量平均值和均方差的最大相对误差分别为0.058%和0.91%；最后将此模型应用到电流舵型数模转换器中，仿真结果显示在工艺偏差和NBTI效应共同作用下，数模转换器的增益误差会随着应力时间的推移而增大，而线性误差会逐渐减小.

功率MOSFET的负偏置温度不稳定性效应中的平衡现象

通过对功率金属氧化物半导体场效应晶体管在静态应力下的负偏置温度不稳定性的实验研究,发现器件参数的退化随时间的关系遵循反应扩散模型所描述的幂函数关系,并且在不同栅压应力下,实验结果中均可观察到平台阶段的出现.基于反应扩散理论的模型进行了仿真研究,通过仿真结果分析和验证了此平台阶段对应于反应平衡阶段,并且解释了栅压应力导致平台阶段持续时间不同的原因.

具有HfN/HfO_2栅结构的p型MOSFET中的负偏置-温度不稳定性研究

研究了HfN/HfO_2高K栅结构p型金属-氧化物-半导体(MOS)晶体管(MOSFET)中,负偏置-温度应力引起的阈值电压不稳定性(NBTI)特征.HfN/HfO_2高K栅结构的等效氧化层厚度(EOT)为1·3nm,内含原生缺陷密度较低.研究表明,由于所制备的HfN/HfO_2高K栅结构具有低的原生缺陷密度,因此在p-MOSFET器件中观察到的NBTI属HfN/HfO_2高K栅结构的本征特征,而非工艺缺陷引起的;进一步研究表明,该HfN/HfO2高K栅结构中观察到的NBTI与传统的SiO2基栅介质p-MOSFET器件中观察到的NBTI具有类似的特征,可以被所谓的反应-扩散(R-D)模型表征:HfN/HfO_2栅结构p-MOSFET器件的NBTI效应的起源可以归为衬底注入空穴诱导的界面反应机理,即在负偏置和温度应力作用下,从Si衬底注入的空穴诱导了Si衬底界面Si-H键断裂这一化学反应的发生,并由此产生了Si+陷阱在Si衬底界面的积累和H原子在介质层内部的扩散,这种Si+陷阱的界面积累和H原子的扩散导致了器件NBTI效应的发生.

考虑工作负载影响的电路老化预测方法

晶体管老化效应已成为影响集成电路可靠性的重要因素.文中基于晶体管老化效应的物理模型,提出一种电路老化分析框架来预测集成电路在其服务生命期内的最大老化.首先计算出在最坏操作情况下电路老化的上限值;随后通过考虑工作负载和电路的逻辑拓扑对老化效应的影响,采用非线性规划求得会导致最大电路老化的最差占空比组合.实验结果表明,与同类方法相比,该老化分析框架对电路老化的预测具有更高的精度,更接近于电路在实际工作条件下的老化情况.

一种缓解NBTI效应引起电路老化的门替换方法

45 nm工艺下,负偏置温度不稳定性(negative bias temperature instability,NBTI)效应是限制电路的性能的首要因素。为了缓解NBTI效应引起的电路老化,提出了1个基于门替换方法的设计流程框架和门替换算法。首先利用已有的电路老化分析框架来预测集成电路在其服务生命期内的最大老化,然后以门的权值作为指标来识别关键门,最后采用门替换算法对电路中的部分门进行替换。基于ISCAS85基准电路和45 nm晶体管工艺的试验结果表明,相对于已有的方法,采用文中的门替换方法,使得NBTI效应引起的电路老化程度平均被缓解了9.11%,有效地解决了控制输入向量(input vector control,IVC)方法不适用于大电路问题。

缓解电路NBTI效应的改进门替换技术

纳米工艺水平下,负偏置温度不稳定性(negative bias temperature instability,NBTI)成为影响集成电路可靠性的关键性因素。NBTI效应会导致晶体管阈值电压增加,老化加剧,最终导致电路时序违规。为了缓解电路的NBTI效应,引入考虑门的时延关键性的权值识别关键门,通过比较关键门的不同扇入门替换后的时延增量,得到引入额外时延相对较小的双输入的需要替换的门,最后进行门替换。对基于45 nm晶体管工艺的ISCAS85基准电路实验结果显示,在电路时序余量为5%时,应用本文改进的门替换方法电路时延改善率为41.23%,而面积增加率和门替换率分别为3.17%和8.99%,明显优于传统门替换方法。

NBTI效应导致SET脉冲在产生与传播过程中的展宽

本文研究了负偏置温度不稳定性(NBTI)对单粒子瞬态(SET)脉冲产生与传播过程的影响.研究结果表明:NBTI能够导致SET脉冲在产生与传播的过程中随时间而不断展宽.本文还基于工艺计算机辅助设计模拟软件(TCAD)进行器件模拟,提出了一种在130nm体硅工艺下,计算SET脉冲宽度的解析模型,并结合NBTI阈值电压退化的解析模型,建立了预测SET脉冲宽度在产生的过程中随PMOS器件的NBTI退化而不断展宽的解析模型,TCAD器件模拟的结果与解析模型的预测一致;本文还进一步建立了预测SET脉冲宽度在传播的过程中随PMOS器件的NBTI退化而不断展宽的解析模型,SPICE电路模拟的结果与解析模型所预测的结论一致.

采用关键路径漏电流变化分析的集成电路老化预测方法

为了应对集成电路老化对电子系统可靠性带来的威胁,提出一种应用关键路径漏电流变化进行负偏置温度不稳定性老化预测的方法.首先用被测芯片在一组测量向量敏化下的漏电流变化构成一个方程组,通过解方程组得到关键路径门电路的漏电流变化;然后通过漏电流变化与时延变化的关联模型,将漏电流变化转换得到门电路延迟变化;最后通过关键路径延迟变化来预测电路老化.对实验电路的仿真结果表明,该方法可用来预测负偏置温度不稳定性引起的电路老化,并且可通过增加测量时间来避免工艺偏差对预测精度的影响.

一种容忍老化的多米诺门

负偏置温度不稳定性引起的晶体管老化已经成为影响集成电路可靠性的重要因素。高扇入多米诺或门是高性能集成电路中常用的动态电路,而负偏置温度不稳定性降低了多米诺或门的噪声容限并增大了其传输时延。本文提出了保持器和反相器均带有补偿晶体管的多米诺或门结构,通过开启补偿电路,使电路在老化以后仍然能够保持其抗干扰能力和传输延时,有效的延长了多米诺电路的使用寿命。

电路老化中考虑路径相关性的关键门识别方法

65nm及以下工艺,负偏置温度不稳定性(NBTI)是限制电路生命周期,导致电路老化甚至失效的最主要因素。本文提出了基于NBTI的时序分析框架,在确定电路中老化敏感的潜在关键路径集合的基础上,通过考虑路径相关性确定老化敏感的关键门。本方法简单易行,在65nm工艺下对ISCAS基准电路的实验结果表明:在保障电路经10年NBTI效应仍满足相同的时序要求的前提下,本方法较同类方法能更加准确得定位关键门,且关键门的数量较少,从而可减少抗老化设计的成本。

NBTI和HCI混合效应对PMOSFET特性退化的影响

随着器件尺寸向超深亚微米的不断发展,负偏置温度不稳定性和热载流子注入对器件可靠性的影响越来越严重.研究了负偏置温度不稳定性和热载流子注入共同作用下的PMOSFET的退化问题.首先研究了高温沟道热载流子应力模式下负偏置温度不稳定性与热载流子注入两种效应对器件阈值电压和跨导漂移的影响,这两种效应的共同作用表现为一种负偏置温度不稳定性效应增强的热载流子注入效应;然后给出了这种混合效应的解释.最后提出了一种分解负偏置温度不稳定性和热载流子注入这两种效应的方法.

协同输入向量控制与门替换技术缓解电路NBTI老化

针对现有选取方法直接以输入向量控制(IVC)产生电路最小时延为目标,不能有效地发挥门替换(GR)技术优势的问题,提出一种输入控制向量选取方法,用于协同IVC和GR技术缓解电路负偏置温度不稳定性(NBTI)老化的方案.首先以IVC可控制关键门输入引脚为逻辑1的数量最大为目标,从备选向量集中选取最优输入控制向量,用于电路的输入控制;然后对不能通过最优输入控制向量控制为逻辑1的关键门输入引脚,分析其GR可防护性,对GR可防护的输入引脚的驱动门实施门替换.实验结果表明,与现有选取方法相比,文中方案可平均提高电路时延退化改善率7.56%,相对提升达到32.64%,同时,需要付出的附加面积开销和附加固有时延开销还略有降低.

静态随机存储器双向互锁存储单元的抗老化设计

为了延长抗辐照静态随机存储器双向互锁存储单元(DICE)电路的使用时限,得到偏置温度不稳定性效应(BTI)老化效应对DICE单元性能的具体影响,提出抗老化设计方案.通过SPICE仿真实验,分析DICE单元的老化特性,发现因老化加重的读干扰和半选择干扰是影响DICE结构的SRAM单元稳定性和寿命的主要原因.针对DICE单元抗辐照结构的特性,提出新的DICE单元读写端口结构.通过在组成读写端口的4个晶体管之间加入额外的控制晶体管,阻断了DICE单元存储节点相连的路径,消除了读干扰和半选择干扰的影响,避免了单元的读故障和半选择故障的出现.改进后的DICE单元在读状态和半选择状态时的抗辐照能力与改进前相比得到了提升.通过仿真实验,验证了改进后DICE单元的功能正确性和抗老化有效性,直接减少了DICE单元经过108 s老化后22.6%的读失效率.

应用基于双权值的门替换方法缓解电路老化

在纳米工艺水平下,负偏置温度不稳定性(negative bias temperature instability,NBTI)成为影响集成电路可靠性的关键性因素.NBTI效应导致晶体管阈值电压增加,老化加剧,最终使电路时序违规.为了缓解电路的NBTI效应,定义了时延关键性权值和拓扑结构关键性权值.使用该双权值识别的关键门更加精确,并且考虑到了关键门的扇入门为非门的情况,即将非门视为单输入与非门,并将其替换为双输入与非门,从而能更加全面地防护关键门.应用基于双权值的门替换方法对基于45 nm晶体管工艺的ISCAS85基准电路实验结果显示:当电路时序余量为5%时,不考虑非门替换时电路的时延改善率为38.29%,考虑非门替换时电路的时延改善率为60.66%.

考虑输入占空比和随机性的M-IVC缓解电路老化

针对现有多输入向量控制(M-IVC)缓解负偏置温度不稳定性(NBTI)引起的电路老化的方法仅考虑到输入信号占空比约束的问题,提出一种同时优化输入信号占空比和随机性的M-IVC方法.首先采用遗传算法求解出电路的最优输入占空比;然后在最优占空比约束下产生具有随机性的各输入信号波形;最后构成多输入控制向量,依次应用到待机模式下电路的输入.采用相同的晶体管工艺模型和ISCAS85基准电路的实验结果表明,与现有M-IVC方法相比,文中方法能更好地缓解电路NBTI老化;可降低电路平均老化时延增量,分别达到45.9%和32.7%;而且随着电路待机时间的增加,该方法的抗老化效果变得越好.

基于关键路径与改进遗传算法的最佳占空比求解

纳米工艺下,负偏置温度不稳定性(NBTI)成为影响电路老化效应的主导因素。多输入向量控制(M-IVC)是缓解由于NBTI效应引起电路老化的有效方法,而M-IVC的关键是最佳占空比的求解。在充分考虑时序余量的设计与电路实际操作情况下,对电路采用了静态时序分析,精确定位电路中关键路径。对关键路径采用改进的自适应遗传算法求解最佳占空比。实验结果表明:在时序余量为5%时,电路的平均老化率相比现有方案降低了1.49%,平均相对改善率为18.29%。

考虑路径相关性的TG-based缓解电路老化

负偏置温度不稳定性(NBTI)效应促使晶体管的阈值电压不断升高,老化加剧,最终造成电路时序违规。现有的用于缓解由NBTI引起的电路老化插入传输门(TG-based)技术,在获取关键门时只考虑电路中单条路径的老化情况,而未考虑门与保护路径之间的相关关系,因此获取的关键门存在冗余。针对这一问题,在充分考虑门与保护路径之间的相关关系后,定义权值,更加精准的识别路径中的关键门集合,再对关键门进行插入传输门保护。实验结果显示,当电路的时序余量为5%时,电路的平均时延改善率为38.18%,面积开销相比现有方案平均改善了61.8%。