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8B/10B编码器新型算法结构的设计与实现
被引量:
9
1
作者
王方
周璐
张正璠
《微电子学与计算机》
CSCD
北大核心
2016年第10期151-154,158,共5页
针对目前数据传输对高速率的要求,在保留传统8B/10B编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler...
针对目前数据传输对高速率的要求,在保留传统8B/10B编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler工具在SMIC65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为321μm2,具有运行速度快,占用逻辑资源小的特点.
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关键词
8B/10B
并行编码
游程值
高速通信
下载PDF
职称材料
一种使用纠错技术的8B/10B编码器设计
被引量:
3
2
作者
王方
万书芹
周璐
《固体电子学研究与进展》
CAS
CSCD
北大核心
2016年第4期332-337,共6页
针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实...
针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。
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关键词
(7
4)BCH
8B/10B
并行编码
游程值
下载PDF
职称材料
一种新的8B/10B编码器设计
被引量:
6
3
作者
舒志兴
黄鲁
杜学亮
《微电子学与计算机》
CSCD
北大核心
2015年第9期181-184,共4页
在深入研究8B/10B编码原理的基础上,分析编码的内在关联性和逻辑性,给出了一种新的8B/10B并行逻辑编码方法,并在Quartus II上进行EDA综合和仿真,结果表明相对于现有8B/10B编码方法,该编码器逻辑运算量小,速度快.
关键词
8B/10B
编码
逻辑优化
游程值
下载PDF
职称材料
题名
8B/10B编码器新型算法结构的设计与实现
被引量:
9
1
作者
王方
周璐
张正璠
机构
江南大学物联网工程学院
中国电子科技集团公司第五十八研究所
出处
《微电子学与计算机》
CSCD
北大核心
2016年第10期151-154,158,共5页
基金
333高层次人才培养工程专项(2007124)
广东省部产学研合作引导项目(2009B090300416)
文摘
针对目前数据传输对高速率的要求,在保留传统8B/10B编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler工具在SMIC65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为321μm2,具有运行速度快,占用逻辑资源小的特点.
关键词
8B/10B
并行编码
游程值
高速通信
Keywords
8B/10B
parallel encoder
RD
high speed communication
分类号
TP31 [自动化与计算机技术—计算机软件与理论]
下载PDF
职称材料
题名
一种使用纠错技术的8B/10B编码器设计
被引量:
3
2
作者
王方
万书芹
周璐
机构
中国电子科技集团公司第五十八研究所
江南大学
出处
《固体电子学研究与进展》
CAS
CSCD
北大核心
2016年第4期332-337,共6页
基金
333高层次人才培养工程专项资助(2007124)
广东省部产学研合作引导项目资助(2009B090300416)
文摘
针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。
关键词
(7
4)BCH
8B/10B
并行编码
游程值
Keywords
(7,4)BCH
8B/10B
parallel encoder
running disparity(RD)
分类号
TN762 [电子电信—电路与系统]
下载PDF
职称材料
题名
一种新的8B/10B编码器设计
被引量:
6
3
作者
舒志兴
黄鲁
杜学亮
机构
中国科学技术大学电子科学与技术系
中国科学院自动化研究所
中国科学技术大学先进技术研究院
出处
《微电子学与计算机》
CSCD
北大核心
2015年第9期181-184,共4页
基金
中科院A类战略性先导科技专项(XDA06010402)
文摘
在深入研究8B/10B编码原理的基础上,分析编码的内在关联性和逻辑性,给出了一种新的8B/10B并行逻辑编码方法,并在Quartus II上进行EDA综合和仿真,结果表明相对于现有8B/10B编码方法,该编码器逻辑运算量小,速度快.
关键词
8B/10B
编码
逻辑优化
游程值
Keywords
8B/10B encode
optimal design
running disparity
分类号
TN492 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
作者
出处
发文年
被引量
操作
1
8B/10B编码器新型算法结构的设计与实现
王方
周璐
张正璠
《微电子学与计算机》
CSCD
北大核心
2016
9
下载PDF
职称材料
2
一种使用纠错技术的8B/10B编码器设计
王方
万书芹
周璐
《固体电子学研究与进展》
CAS
CSCD
北大核心
2016
3
下载PDF
职称材料
3
一种新的8B/10B编码器设计
舒志兴
黄鲁
杜学亮
《微电子学与计算机》
CSCD
北大核心
2015
6
下载PDF
职称材料
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
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