0.6μm CMOS静态分频器电路设计

分频器目前已经广泛用于光纤通信系统和无线通信系统 ,本文提出了一个利用 0 .6 μm CM OS工艺实现的 1∶ 2静态分频器设计方法。在设计高速分频电路时 ,由于源极耦合逻辑电路比传统的 CMOS静态逻辑电路具有更高的速度 ,所以我们采用了源极耦合逻辑电路来实现 D触发器的设计 ,并用 Smart Spice进行了仿真。测试结果表明 ,当电源电压为 5.0 V,输入信号峰峰值为 1 .6 V时 ,电路可以工作在 580 MHz,功耗为 1 2 m W。本文提出的电路适用于 SDH STM- 1 /4的光纤通信系统。

一种1.8 V低功耗2 GHz预分频电路的设计

描述了一个应用于高集成度2 GHz频率综合器的预分频电路的设计,预分频电路中D触发器采用了源极耦合逻辑电路结构,可以提高电路工作频率,同时有效减小开关噪声和电路功耗。预分频电路采用TSMC 0.25 μm 1P5M CMOS工艺实现,Spectre仿真表明,在1.8 V的电源电压下,经过优化的预分频电路能够在各种工艺条件和温度下正常工作,整体功耗为6.2 mW(单个D触发器功耗仅为1.8 mW),满足手持设备的要求。

用于高速传感器的宽频差分50%占空比校正器

提出了一种用于高速传感器的宽带差分50%占空比校准电路。与传统CMOS模拟占空比校准电路相比,所提出电路结构简单工作稳定,并且证明了该电路的最高校正频率可达4 GHz。所提出电路中的占空比检测器采用基于低通预滤波的连续时间积分器和带有源耦合逻辑结构的时钟缓冲器链。采用了0.18μm CMOS工艺,并针对高速应用条件进行了优化。实验结果表明,所提出电路在500 MHz至4.0 GHz频率范围内正常,可接受的输入占空比为30%~70%。在4 GHz输入信号条件下功耗为5.37 m W,输出抖动为19.3 ps。测试芯片面积为550μm×370μm。

低功耗0.35μm CMOS 2.5Gb/s 16∶1复接器设计

采用0.35μm CM O S工艺设计了用于光纤传输系统的低功耗16∶1复接器,实现了将16路155.52M b/s数据复接成一路2.5G b/s的数据输出的功能。该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构。具体电路由锁存器、选择器及分频器组成,以CM O S逻辑和源极耦合逻辑(SCL)实现。用Sm art SP ICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5G b/s,功耗小于300mW。

2.4GHz动态CMOS分频器的设计

对现阶段的主流高速CMOS分频器进行分析和比较,在此基础上设计一种采用TSPC(truesinglephaseclock)和E-TSPC(extendedTSPC)技术的前置双模分频器电路。该分频器大大提高了工作频率,采用0.6μmCMOS工艺参数进行仿真的结果表明,在5V电源电压下,最高频率达到3GHz,功耗仅为8mW。

半速率时钟10Gb/s光纤传输用2∶1复接器设计

介绍了使用 0 2 μmGaAsHEMT工艺设计的一个 1 0Gb/s以上的光纤传输用2∶1复接器。该复接器使用了半速率时钟的结构。为了减小功耗 ,设计时使用了 3 3V的电源 ,并对每个单元进行了优化。整个芯片的功耗约为 460mW。测试结果显示 ,该电路可以工作在 1 0Gb/s以上的数据速率。

一种集成4/5和8/9的异步预分频器设计

为了提高频率综合器的性能,基于源极耦合逻辑(Source Coupled Logic)电路设计了一种集成4/5分和8/9分的异步预分频器。通过分析SCL电路结构的工作原理和触发器的不同电路结构,在不降低电路工作频率和不增大电路功耗的前提下,利用模式控制电路和传输门将4/5分频器和8/9分频器集成在一个电路中,拓宽了分频器的输出分频范围。基于TSMC 0.18μm CMOS工艺,利用Cadence Spectre工具进行仿真。该预分频器在电源电压为1.8 V,尾电流源为50μA的条件下,电路最高工作频率可达8 GHz,功耗仅为6 mW。

用于光纤传输系统的10Gbit/s CMOS 1∶8分接器

采用TSMC0.25μm RF CMOS工艺设计了一个应用于光纤传输系统的10Gbit/s CMOS 1∶8分接器.整个系统采用树型结构,由3级1∶2分接器、2级1∶2分频器、级间缓冲器和输入、输出接口电路构成.为了适应高速度的要求,所有电路全都采用源极耦合场效应管逻辑来实现.使用SmartSpice进行了仿真,结果表明:在电源电压为3.3V时,电路的最高工作速率可以达到10Gbit/s,电路功耗约为800mW.

超高速0.18μm CMOS复接器集成电路设计

介绍了一种超高速4∶1复接器集成电路。电路采用0.18μm CMOS工艺实现,供电电源1.8 V。电路采用源极耦合场效应管逻辑,与静态CMOS逻辑相比具有更高的速度。为了避免高速时序电路中常见的时钟偏差,在时钟树中放置了缓冲器。在设计中采用有源电感的并联峰化技术有效地提高了电路工作速度。仿真结果表明最高速度可达13.5 Gbit/s,电路功耗约313 mW,复接器芯片面积约0.97×0.88 mm2。