基于强化学习的阈值电压分配漏功耗优化方法研究

随着先进工艺的演进,泄漏功耗在集成电路总功耗中的占比不断增大,已逐渐成为制约电路功耗降低的重要因素之一。在已有的漏功耗优化方法中,基于阈值电压分配的方法具有指数关系的功耗优化效果,并且对已进行的布局布线不产生影响,因而被广泛采用。然而,在商用签核工具中,为了保持伪线性复杂度而限制了底层算法所做的全局搜索,使得难以获得最优结果。本文提出一种基于图神经网络和强化学习的联合优化框架RL LPO,实现高效的门单元阈值电压分配。在RL LPO中,采用图神经网络GraphSAGE编码电路的时序和物理信息对目标单元及其局部邻域信息进行聚合;采用深度确定性策略梯度(Deep Deterministic Policy Gradient,DDPG)强化学习算法,在奖励函数的指导下,考虑漏功耗和时序变化进行阈值电压的分配。本文提出的门单元阈值电压分配框架RL LPO在28 nm工艺下由IWLS2005和Opencores基准电路进行验证,与商用签核工具相比,在不增加时序违例的前提下,RL LPO降低了至少2.1%的额外漏功耗,并实现了至少4.2倍的加速。

一种新型低漏功耗数据保持触发器设计

在无线通信系统中,随着集成电路特征尺寸的不断缩小,芯片漏功耗急剧增大,漏功耗减小技术已成为低功耗无线通信系统设计技术的焦点之一。针对基于功控技术的触发器在休眠状态数据丢失问题,该文提出了一种新型低漏功耗数据保持触发器方案。该触发器使用高阈值的NMOS管作为功控开关以减小触发器休眠期间的漏功耗,使用辅助反相器结合从锁存器中的反相器构成数据存储单元,具有简洁的操作时序。用HSPICE对所设计的触发器进行仿真,结果显示所设计的触发器具有正确的逻辑功能,与传统数据保持触发器相比具有更为简单的操作时序,较低的动态功耗,且休眠漏功耗比传统Mutoh-DFF和DRC-DFF触发器减小了5.6%和24.7%。

基于相关系数-海森矩阵的漏功耗分析

随着超大规模集成电路设计复杂度日益增加,工艺参数变动对电路性能(如速度和功耗)的影响越来越大.文中建立了一个层次化电路时延和漏功耗分析模型;将海森矩阵的概念引入到二次模型中,并建立改进的二次模型;将电路的时延和漏功耗的对数统一用改进的二次模型拟合;将该模型应用于层次化电路时延和漏功耗分析.提出一种新颖的基于相关系数-海森矩阵的面向性能的参数约简方法,减小了计算规模,既考虑了工艺参数之间的依赖关系,又考虑到它们与高层次之间的关系,从而提高了性能预算的精确度.实验结果表明了该方法的有效性和精确性.

基于沟长偏置的近阈值逻辑漏功耗减小技术

随着集成电路芯片特征尺寸的不断缩小,减小漏功耗已成为集成电路设计技术的焦点之一.在近阈值逻辑电路中,亚阈值漏电流是其最主要漏电流的构成.根据MOS器件沟道长度与亚阈值漏电流之间的非线性关系,通过适度提高MOS器件的沟道长度从而降低CMOS逻辑电路的漏功耗,形成了基于沟长偏置的漏功耗减小技术.应用HSPICE软件对基于45nm PTM工艺参数沟长偏置为8%的基本逻辑门电路、镜像加法器和传输门加法器的漏电流进行了仿真测试,实验结果表明漏电流约下降了39%～44%.因此沟长偏置技术是一种有效的适用于近阈值逻辑的漏功耗减小技术.

面向片上网络路由器漏流功耗优化的自适应缓冲管理策略

随着单芯片上集成处理器数量的增加,片上网络逐渐成为多核处理器中非常有前景的互连结构.互连网络成为片上多处理器功耗的重要消耗部件之一.而输入缓冲器是路由器漏流功耗的最大消耗单元,采用门控电源是降低其漏流功耗的有效手段.自适应缓冲管理策略能够根据网络中通信量,自适应地关闭/打开缓冲的一部分,从而降低路由器漏流功耗.而为了减小对网络延迟的影响,该策略中采用的提前唤醒技术能够隐藏缓冲的唤醒延迟.在网络注入率较低情况下,两项缓冲不关闭策略下的网络延迟几乎不受唤醒延迟影响.模拟结果显示,在4×4的二维Mesh中,即使网络注入率为0.7,漏流功耗的节约率依然可以高达46%;网络注入率小于0.4时,两项缓冲不关闭策略下的网络延迟最大仅仅增加了3.8%.

基于统计信息的Cache漏流功耗估算方法

随着工艺尺寸的缩小,漏流功耗逐渐成为制约微处理器设计的主要因素之一.Sleep Cache与Drowsy Cache是两种降低Cache漏流功耗的重要技术.基于统计信息的Cache漏流功耗估算方法(SB-CLPE)用于对Sleep Cache或Drowsy Cache进行Cache漏流功耗估算,根据该方法设计的Cache体系结构能够在程序执行过程中实时估算Cache漏流功耗.通过对所有Cache块的访问间隔时间进行统计,SB-CLPE可以估算出使用不同衰退间隔时Cache的漏流功耗,从而得到使Cache漏流功耗最低的最佳衰退间隔.实验表明,SB-CLPE对Sleep Cache的漏流功耗的估算结果与HotLeakage漏流功耗模拟器通过模拟获得的结果相比,平均偏差仅为3.16%,得到的最佳衰退间隔也可以较好吻合.使用SB-CLPE的Cache体系结构可以用于在程序执行过程中对最佳衰退间隔进行实时估算,通过动态调整衰退间隔以达到最优的功耗降低效果.

Cache漏流功耗的自适应优化:动态容量调整

当集成电路制造工艺水平发展到超深亚微米阶段,漏流功耗所占的比例越来越大,成为微处理器功耗的重要来源。漏流功耗同电压、漏电流和晶体管数量等因素密切相关。Cache是微处理器中面积较大的部件,对其漏流功耗进行优化是微处理器低功耗设计的首要任务。除了采取工艺上的改进措施外,cache漏流功耗可以通过把握或改变cache的工作状态来进行体系结构级的自适应优化。提出了基于"逻辑路"的cache动态容量调整策略。模拟结果显示,在相联度较高的cache中,基于"逻辑路"的动态容量调整策略可以在几乎不影响性能的前提下,将cache的漏流功耗降低约76.6%。

一种基于统计信息的Cache漏流功耗估算模型

本文提出了一种基于统计信息的Cache漏流功耗估算模型。该模型通过对Cache访问间隔时间的统计,估算出不同衰退间隔条件下Cache的漏流功耗。根据该模型所设计的Cache漏流功耗模拟器与Hotleakage漏流功耗模拟器相比,对于Cache漏流功耗估算的结果平均偏差小于3.46%。该模型可以用于Sleep Cache与Drowsy Cache中,估算不同衰退间隔下Cache漏流功耗比率,选取最优衰退间隔,最大程度地降低Cache漏流功耗。

一种DSP指令Cache的功耗优化策略

高性能DSP器件对功耗指标要求越来越高,功耗主要来源于对存储空间的访问,因此提出了一种改进型Cache功耗优化策略,实现了对指令Cache的分阶段访问,同时兼顾了Cache的动态功耗和静态漏流功耗的优化,改进了传统的基于非分阶段访问的按需唤醒策略NPOWP(Non-Phased Cache with On-Demand Wakeup Prediction)显著影响处理器性能的缺点。设计应用于DSP设计的4路组相连昏睡指令Cache中,使用基于分阶段访问的按需唤醒策略POWP(Phased Cache with On-Demand Wakeup Prediction)策略平均可降低75.4%的指令Cache功耗,降低6.7%的处理器总功耗,性能损失仅为0.77%.

一种软硬件协同控制的片上缓存功耗优化方法

片上多处理器系统的发展导致片上高速缓存的所占面积急剧增加,其对应的泄露功耗也相应增加。将高速缓存行划分成3部分进行控制,其中数据部分的访问分为协议访问和数据访问两部分,每部分支持多种工作模式来进行管控。通过工作模式的切换对高速缓存的三部分进行管控可以使漏过功耗平均减少76.78%,但相应的性能损失最高会达到7.74%。由于性能损失较大,提出了一种改进的高速缓存衰退的方法来优化管控策略。这种策略不仅能够把性能损失控制在3%以下,而且能够保证平均能耗优化达到近75%。

双阈值多米诺或门性能估计及其工艺浮动下的适用性分析

提出了一种基于小波神经网络,估计双阈值多米诺或门的漏功耗和速度,随着扇入的增加,非线性变化的系统方法.分析表明,此方法估计误差均小于5%,具有很高的准确性和稳定性,产生估计误差的原因为功耗比例变化和电容匹配的影响.最后,利用蒙特卡罗分析验证了此方法在工艺参数浮动下的适用性,并得出结论:在工艺参数的影响下,适用于较小扇入的漏功耗估计和较大扇入的延迟估计.

一种面向嵌入式处理器的昏睡子块唤醒方法

针对嵌入式处理器中日益明显的指令Cache漏功耗,提出了一种基于当前指令状态标志位的分支预测和返回目标寄存器映射的昏睡子块唤醒方法;该方法根据处理器执行过程中指令状态位提前判断分支指令的目标子块,同时设计了一种返回地址目标寄存器映射的结构,提前判断函数返回指令的目标子块。在消除唤醒延迟带来的性能损失基础上,提高了处理器的性能;通过实验对比,该方法可以减小36%的指令Cache静态功耗,同时处理器性能平均有13%的提高。

45nm工艺下8管双阈值SRAM单元的研究

比较分析了8管SRAM单元在不同双阈值组合情形下的性能,为不同需求的设计者提供了在静态噪声容限(SNM)、漏功耗和延迟之间做出合理权衡的参考。仿真结果表明,组合C8具有最大的SNM,高阈值晶体管Mnl可以有效抑制漏电流。最后,分析了不同组合下的读写延迟时间,并给出了延迟差异的原因。

圆盘式电流变传动机构的性能

圆盘式电流变传动器是电流变传动机构的主要领域 ,而机构的功率损耗及其效率又是整个机构动态研究的重要课题 .文中研究装置的粘性功耗及漏导功耗 ,提出 1个新参量——控制能力系数 .该系数可用来研究装置尺寸及材料参数的选取 。