渐变沟道全耗尽SOI MOSFET漏致势垒降低效应研究

目的 集SOI MOSFET(绝缘衬底上的硅金属氧化物半导体场效应晶体管)器件结构与渐变沟道的优点于一体,提出渐变沟道全耗尽SOI MOSFET器件结构,以提高MOSFET器件的微观物理性能。方法 分别列出沟道不同掺杂浓度的2个区域的泊松方程并求解,建立阈值电压模型。依据计算结果,详细分析沟道高掺杂区的掺杂浓度和掺杂长度、栅氧化层的介电常数、硅膜厚度等物理参数对漏致势垒降低(DIBL)效应的影响。结果 DIBL随沟道高掺杂区的掺杂浓度的增大而变小,随掺杂长度的减小而变小,随栅氧化层的介电常数的增大而变小,随硅层厚度减薄而变小。结论 渐变掺杂沟道结构能够有效抑制器件的DIBL。该研究结果不仅对器件的理论研究有一定的意义,而且对器件的设计提供了一定的参考价值。

高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.

小尺寸MOS晶体管的漏致势垒降低效应建模

该文针对PSP模型中漏致势垒降低效应建模纯经验性的缺点,通过求解二维泊松方程得到漏致势垒降低效应引起阈值电压漂移的解析解,并将其应用于32nm晶体管的直流I-V曲线拟合,结果显示此模型有很好的拟合精度。

环栅肖特基势垒金属氧化物半导体场效应管漏致势垒降低效应研究

结合环栅肖特基势垒金属氧化物半导体场效应管(MOSFET)结构,通过求解圆柱坐标系下的二维泊松方程得到了表面势分布,并据此建立了适用于低漏电压下的环栅肖特基势垒NMOSFET阈值电压模型.根据计算结果,分析了漏电压、沟道半径和沟道长度对阈值电压和漏致势垒降低的影响,对环栅肖特基势垒MOSFET器件以及电路设计具有一定的参考价值.

漏致势垒降低效应对短沟道应变硅金属氧化物半导体场效应管阈值电压的影响

结合应变硅金属氧化物半导体场效应管(MOSFET)结构,通过求解二维泊松方程,得到了应变Si沟道的电势分布,并据此建立了短沟道应变硅NMOSFET的阈值电压模型.依据计算结果,详细分析了弛豫Si1-βGeβ中锗组分β、沟道长度、漏电压、衬底掺杂浓度以及沟道掺杂浓度对阈值电压的影响,从而得到漏致势垒降低效应对小尺寸应变硅器件阈值电压的影响,对应变硅器件以及电路的设计具有重要的参考价值.

UTBB SOI MOSFETs短沟道效应抑制技术

随着栅极长度、硅膜厚度以及埋氧层厚度的减小,MOS器件短沟道效应变得越来越严峻。本文首先给出了决定全耗尽绝缘体上硅短沟道效应的三种机制;然后从接地层、埋层工程、沟道工程、源漏工程、侧墙工程和栅工程等六种工程技术方面讨论了为抑制短沟道效应而引入的不同UTBB SOI MOSFETs结构,分析了这些结构能够有效抑制短沟道效应(如漏致势垒降低、亚阈值摆幅、关态泄露电流、开态电流等)的机理;而后基于这六种技术,对近年来在UTBB SOI MOSFETs短沟道效应抑制方面所做的工作进行了总结;最后对未来技术的发展进行了展望。

AlGaN/GaN双异质结F注入增强型高电子迁移率晶体管

理论模拟了不同GaN沟道厚度的双异质结(AlGaN/GaN/AlGaN/GaN)材料对高电子迁移率晶体管(HEMT)特性的影响,并模拟了不同F注入剂量下用该材料制作的增强型器件的特性差异.采用双异质结材料,结合F注入工艺成功地研制出了较高正向阈值电压的增强型HEMT器件.实验研究了三种GaN沟道厚度制作的增强型器件直流特性的差异,与模拟结果进行了对比验证.采用降低的F注入等离子体功率,减小了等离子体处理工艺对器件沟道迁移率的损伤,研制出的器件未经高温退火即实现了较高的跨导和饱和电流特性.对14 nm GaN沟道厚度的器件进行了阈值电压温度稳定性和栅泄漏电流的比较研究,并且分析了双异质结器件的漏致势垒降低效应.

非晶硅薄膜晶体管中不饱和输出电流的数值仿真

针对氢化非晶硅薄膜晶体管中的输出电流不饱和现象,采用半导体器件模拟软件对非晶硅薄膜晶体管的输出特性进行了数值仿真,并探讨了不饱和输出电流的产生机理.仿真结果表明:在长沟道器件中,随着漏源电压的增加,体电流的传输机制将转变为空间电荷限制传导,此即为器件中产生不饱和输出电流的主要原因;而在短沟道器件中,还需要同时考虑漏致势垒降低效应的影响.

深亚微米MOSFET阈值电压模型

文章在分析短沟道效应和漏致势垒降低(DIBL)效应的基础上,通过引入耦合两效应的 相关因子,建立了高k栅介质MOSFET阈值电压的器件物理模型。模拟分析了各种因素对阈值电 压漂移的影响,获得了最佳的k值范围。

表面Ge沟道pMOSFET阈值电压模型

基于MOS器件的短沟道效应和漏致势垒降低效应理论,通过求解泊松方程,建立了表面Ge沟道pMOSFET的阈值电压模型.基于该模型对表面Ge沟道MOSFET器件的沟道长度、栅氧化层厚度、衬底掺杂浓度、SiGe虚拟衬底中的Ge含量等结构参数以及漏源电压对阈值电压的影响进行了模型模拟分析.模拟结果表明,当沟道长度小于200nm时,短沟道效应和漏致势垒降低效应对阈值电压影响较大,而当沟道长度超过500nm时,短沟道效应和漏致势垒降低效应对阈值电压的影响可以忽略.模型计算结果与实验结果吻合较好.

Halo结构器件研究综述

随着集成电路产业的迅速发展,CMOS工艺已进入≥22nm特征尺寸的研究。讨论了Halo结构在当前工艺尺寸等比例缩小挑战背景下的应用情况。与传统长沟器件结构进行了比较,指出由于短沟效应(SCE)和漏致势垒降低(DIBL)效应需要专门工艺来克服,Halo注入通过在沟道两侧形成高掺杂浓度区,达到对SCE和DIBL进行有效抑制的目的,现已成为备受关注的结构。针对有关Halo的研究内容进行综述,并对其在CMOS工艺等比例缩小进程中所起的作用进行评述,对Halo的发展趋势进行了展望。

小尺寸应变Si/SiGe PMOSFET阈值电压及其电流电压特性的研究

针对Si/SiGe pMOSFET器件结构求解泊松方程,同时考虑器件尺寸减小所致的物理效应,如漏致势垒降低(DIBL)效应、短沟道效应(SCE)和速度过冲效应,获得了强反型时小尺寸P+多晶SiGe栅应变Si pMOSFET的阈值电压模型和I-V特性模型。运用Matlab对模型进行计算,获得阈值电压随多晶SiGe栅Ge组分、栅长、氧化层厚度、弛豫SiGe虚拟衬底Ge组分、掺杂浓度以及漏源偏压的变化规律,I-V特性计算结果表明MOS器件采用Si基应变技术将有更高的输出特性。用器件仿真软件ISETCAD对模型结构进行仿真,所得结果与Matlab计算结果一致,从而证明了该模型的正确性,为小尺寸应变Si MOS器件的分析设计提供了参考。

22nm技术节点异质栅MOSFET的特性研究

研究了22 nm栅长的异质栅MOSFET的特性,利用工艺与器件仿真软件Silvaco,模拟了异质栅MOSFET的阈值电压、亚阈值特性、沟道表面电场及表面势等特性,并与传统的同质栅MOSFET进行比较。分析结果表明,由于异质栅MOSFET的栅极由两种不同功函数的材料组成,因而在两种材料界面附近的表面沟道中增加了一个电场峰值,相应地漏端电场比同质栅MOSFET有所降低,所以在提高沟道载流子输运效率的同时也降低了小尺寸器件的热载流子效应。此外,由于该器件靠近源极的区域对于漏压的变化具有屏蔽作用,从而有效抑制了小尺寸器件的沟道长度调制效应,但是由于其亚阈值特性与同质栅MOSFET相比较差,导致漏致势垒降低效应(DIBL)没有明显改善。

非对称HALO-LDD掺杂石墨烯纳米条带场效应管的电学特性研究(英文)

随着器件沟道尺寸的不断缩小,短沟道效应(SCE)和漏致势垒降低效应(DIBL)对常规类MOSFET结构的石墨烯纳米条带场效应管(GNRFET)影响变大,从而引起器件性能下降。文中提出了一种新型采用非对称HALO-LDD掺杂结构的GNRFET,其能够有效抑制器件中SCE和DIBL,改善器件性能。并采用一种量子力学模型研究GNRFET的电学特性,该模型基于二维NEGF(非平衡格林函数)方程和Poisson方程自洽全量子数值解。结合器件的工作原理,研究了GNRFET的电学特性和器件结构尺寸效应,通过与采用其他掺杂结构的GNRFET的电学特性对比分析,发现这种掺杂结构的石墨烯纳米条带场效应管具有更低的泄漏电流。

新型SOANN埋层SOI器件的自加热效应研究

本文提出了一个新型的SOI埋层结构SOANN(silicon on aluminum nitride with nothing),用AIN代替传统的SiO2材料,并在SOI埋氧化层中引入空洞散热通道.分析了新结构SOI器件的自加热效应.研究结果表明:用AIN做为SOI埋氧化层的材料,降低了晶格温度,有效抑制了自加热效应.埋氧化层中的空洞,可以进一步提供散热通道,使埋氧化层的介电常数下降,减小了电力线从漏端通过埋氧到源端的耦合,有效抑制了漏致势垒降低DIBL(drain Induced barrier lowering)效应.因此,本文提出的新型SOANN结构可以提高SOI器件的整体性能,具有优良的可靠性.

高k栅介质应变Si SOI MOSFET的阈值电压解析模型

在结合应变Si,高k栅和SOI结构三者的优点的基础上,提出了一种新型的高k栅介质应变Si全耗尽SOIMOSFET结构.通过求解二维泊松方程建立了该新结构的二维阈值电压模型,在该模型中考虑了影响阈值电压的主要参数.分析了阈值电压与弛豫层中的Ge组分、应变Si层厚度的关系.研究结果表明阈值电压随弛豫层中Ge组分的提高和应变Si层的厚度增加而降低.此外,还分析了阈值电压与高k栅介质的介电常数和应变Si层的掺杂浓度的关系.研究结果表明阈值电压随高k介质的介电常数的增加而增大,随应变Si层的掺杂浓度的提高而增大.研究了该结构的短沟道效应SCE(short channel effect)和漏致势垒降低DIBL(drain induced barrier lowering)效应,结果表明该结构能够很好地抑制SCE和DIBL效应.

单Halo全耗尽应变Si绝缘硅金属氧化物半导体场效应管的阈值电压解析模型

为了改善金属氧化物半导体场效应管(MOSFET)的短沟道效应(SCE)、漏致势垒降低(DIBL)效应,提高电流的驱动能力,提出了单Halo全耗尽应变硅绝缘体(SOI)MOSFET结构,该结构结合了应变Si,峰值掺杂Halo结构,SOI三者的优点.通过求解二维泊松方程,建立了全耗尽器件表面势和阈值电压的解析模型.模型中分析了弛豫层中的Ge组分对表面势、表面场强和阈值电压的影响,不同漏电压对表面势的影响,Halo掺杂对阈值电压和DIBL的影响.结果表明,该新结构能够抑制SCE和DIBL效应,提高载流子的输运效率.

短沟道SiC MESFET亚阈值特性

基于器件物理分析的方法,结合沟道电势二维解析模型,分析比较了漏极引致势垒降低效应(DIBL effect)对6H-及4H-SiC MESFET沟道势垒,阈值电压,以及亚阈值电流的影响,并研究了其温度特性。研究表明DIBL效应的存在使SiC MESFET的沟道势垒最小值随栅长及温度发生变化,并带来阈值电压及亚阈值电流的变化。栅长越大,温度越高,亚阈值倾斜因子Ns越小,栅压对沟道电流的控制能力增强,最终造成亚阈值电流随栅压的变化越快。