一种基于FPGA的ECC点乘优化设计

现场可编程门阵列(field programmable gate array,FPGA)具有丰富的计算、存储等资源,广泛应用于密码算法、实时通信等高并行、高数据吞吐量、计算复杂的领域。现有的基于FPGA实现ECC点乘的方案,存在计算架构设计并行程度低,计算所需的逻辑资源过大的问题。针对以上问题,提出了一种基于FPGA实现ECC点乘的优化设计。通过采用RAM寻址方式设计出计算架构,并构造了一个流水线状态机,利用FPGA并行计算的优势,多次并行使能调用点加、模加、模乘、模逆算法模块,实现了高效的ECC点乘操作。实验结果表明,所提出的优化设计有效地缩减了FPGA的LUT逻辑资源,并提高了ECC点乘运算的计算速度。

圆锥曲线点乘法的应用举例

在解析几何中,点差法是解决直线与圆锥曲线位置关系常用的一种方法,即直线l与圆锥曲线交于A(x_(1),y_(1)),B(x_(2),y_(2))两点,将A,B两点的坐标代入曲线方程,两式相减整理即可得到直线l的斜率和弦中点之间的关系式,如此可以减少运算量,优化解题过程,实现“设而不求”的目的。那么两式相乘能得到什么结论呢?

基于部分积概率分析的高精度低功耗近似浮点乘法器设计

浮点乘法器是高动态范围(HDR)图像处理、无线通信等系统中的关键运算单元,其相比于定点乘法器动态范围更广,但复杂度更高。近似计算作为一种新兴范式,在受限的精度损失范围内,可大幅降低硬件资源和功耗开销。该文提出一种16 bit半精度近似浮点乘法器(App-Fp-Mul),针对浮点乘法器中的尾数乘法模块,根据其部分积阵列中出现1的概率,提出一种对输入顺序不敏感的近似4-2压缩器及低位或门压缩方法,在精度损失较小的条件下有效降低了浮点乘法器资源及功耗。相较于精确设计,所提近似浮点乘法器在归一化平均错误距离(NMED)为0.0014时,面积及功耗延时积方面分别降低20%及58%;相较于现有近似设计,在近似位宽相同时具有更高的精度及更小的功耗延时积。最后将该文所提近似浮点乘法器应用于高动态范围图像处理,相比现有主流方案,峰值信噪比和结构相似性分别达到83.16 dB和99.9989%,取得了显著的提升。

针对椭圆曲线点乘算法的代数故障攻击

首先通过分析固定梳(comb)点乘算法和窗口非相邻型(NAF)点乘算法,提出了一种代数故障攻击算法,可以恢复椭圆曲线密码算法的全部私钥。代数故障攻击算法在执行过程中不会被检测出来,遇到全零块也不会使攻击失效。然后通过软件仿真分别实现了对两种点乘算法的攻击,攻击的参考椭圆曲线为商用密码SM2算法提供的素数域曲线。攻击comb点乘算法需要13min,攻击窗口NAF点乘算法需要18min,并且都恢复了256比特长的私钥。而差分故障攻击方法不能攻击comb点乘算法,也容易遭受"故障检测"和"零块失效"的威胁,使得攻击失败。实验结果表明,代数故障攻击可以对有预计算的点乘算法实现高效攻击,健壮性强。

抗SPA的多点乘算法

SPA(Simple Power Analysis)攻击可能通过泄露的信息获取内存受限制的设备中的密钥,它是通过区分一次点乘运算中点加运算和倍点运算进行的。抗SPA攻击的点乘算法较多,但对于多点乘算法相关措施较少。Sharmir-NAF多点乘算法是一个时间和空间效率都非常优秀的多点乘算法。为此提出一种基于Sharmir-NAF的抗SPA攻击的多点乘算法。新的算法在内存空间消耗和计算速度上较原算法负担增加可以忽略不计,而且能够抗SPA攻击。

一个改进的多点乘算法

SPA(Simple Power Analysis)攻击可能通过泄露的信息获取内存受限制的设备(如smart卡)中的密钥,它是通过区分一次点乘运算中点加运算和倍点运算进行的。抗SPA攻击的点乘算法较多,但对于多点乘算法相关措施较少。inter-leaving多点乘算法是一个时间和空间效率都非常优秀的多点乘算法。为此提出一种基于interleaving的抗SPA攻击的多点乘算法,新的算法在内存空间消耗和计算速度上较原算法负担增加可以忽略不计,而且能够抗SPA攻击。

基于RISC-V的SM2点乘运算协处理器设计

针对SM2国密算法在有限域上大数运算结构复杂、运算开销大的问题,通过研究SM2国密算法在二元扩域下的椭圆曲线点乘运算及其相关基础运算,设计了一种基于RISC-V指令集的椭圆曲线点乘运算加速协处理器。协处理器采用三级流水线结构,提高了计算效率。处理器内部集成9条自定义指令,可协助支持RISC-V的主处理器快速完成SM2国密算法。Vivado仿真结果表明,本设计各流水级功能正常,将协处理器烧录至Xilinx XC7A100T FPGA上,在200 MHz频率下运行结果正确,达到预期目标。

一种快速SIMD浮点乘加器的设计与实现

本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。

面向E量级超算的并行循环压缩浮点乘加校验结构

E量级超算面临超十亿浮点融合乘加(Fused Multiply-Add,FMA)部件同时运行的严峻挑战,单个FMA检错率的少量变化可引起系统可用性的较大变动.E级超算核心的高运行频率、实时校验需求对校验逻辑时序提出了更高的要求.同时,E级超算需要控制系统规模,同芯片面积下集成的核心数目更多,片上资源较为紧张.因此,FMA校验设计需要在保证错误检测能力的前提下,对校验逻辑的时序、面积开销进行控制.本文提出了并行循环4:2压缩结构.余数系统模数增大后,并行循环4:2压缩结构能在降低余数生成逻辑的时序、面积开销的同时,提升余数系统的检错能力.本文还对余数域中的FMA尾数运算进行研究,提出了取反符号扩展操作、乘法尾数、加法尾数的余数域加速变换.实验结果表明,本文提出的并行循环4:2混合压缩余数生成逻辑较模加器树余数生成逻辑、CSA(Carry Saved Adder) 3:2压缩余数生成逻辑分别最多可取得19.64%、6.75%的时序优化和71%、18.18%的面积优化.基于并行循环4:2压缩树的模63余数校验在面积开销、检错率、系统可用性上均优于IBM采用的模15浮点FMA校验设计,面积开销、检错率优化效果分别能达到67.61%、5%,系统可用性优化最多可达49.6%.

M-DSP中高性能浮点乘加器的设计与实现

针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站执行,对乘法器、对阶移位等关键模块进行了复用设计,支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证,基于45 nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码,综合结果表明运行频率可达1 GHz,单元面积36 856μm2;与FT-XDSP中的乘加器相比,面积节省了12.95%,关键路径长度减少了2.17%。

一类Koblitz椭圆曲线的快速点乘

考虑一类特征3的Koblitz椭圆曲线的快速点乘算法.在这类曲线上适合建立低带宽的、可证明安全的密码体制.结果显示,利用这类曲线的复乘性质,使用模约减和Frobenius展开技巧,这类曲线上存在一种不带预计算的快速点乘算法,其运算速度是通常的重复加倍-点加算法的6倍.该算法的快速优化原理与有限域算术优化和椭圆曲线点的坐标表示的选取无关.

二进制方法点乘的椭圆曲线密码故障攻击

研究椭圆曲线密码(ECC)算法及符号变换故障攻击原理,提出一种改进的符号变换故障攻击算法。该算法通过改变故障注入位置,减少故障对私钥的数值依赖,有效地解决原算法中出现的"零块失效"问题。采用改进算法对二进制方法点乘的ECC进行符号变换故障攻击,通过仿真实验验证该算法的可行性。

C^n中超球上p-Bloch空间的点乘子

讨论了Cn 中超球上p Bloch空间Bp 上的点乘子 .根据p的不同情况得到Bp 空间所有的点乘子 ,对Bp 空间的点乘子进行了完整的刻划 .

面向飞腾处理器的高精度求和与点乘算法实现和优化

在大规模和长时程数值计算中,浮点运算的舍入误差的累积效应可能导致数值结果不可信。求和与点乘是浮点数值计算中最为基础的运算,在大规模科学计算过程中被频繁调用,其数值结果精度至关重要。面向国产飞腾处理器,基于OpenBLAS,采用无误差变换技术设计了高效的汇编内核函数,实现并优化了高精度的求和与点乘算法。数值实验显示,该高精度算法的数值结果精度同原始算法在双倍工作精度下得到的数值结果精度相同,验证了本文算法的有效性;本文算法在单线程情况下运行时间分别是原始算法运行时间的1.57倍和1.76倍,在保证精度提升的同时效率没有明显的降低;在多线程情况下,同原始算法具有近乎相同的运行时间,体现了算法的高效性。理论误差分析进一步表明了本文算法的可靠性。

椭圆曲线点乘IP核的设计与实现

基于NIST推荐的GF(2^163)上的Koblitz曲线,根据López改进Montgomery点乘算法,提出一种有限状态机控制的ECC点乘实现方案,设计了ECC点乘IP核。用QuartusⅡ5.0在EP2S90F1508C3器件中综合仿真,整个IP核消耗逻辑资源14 502个ALUTs,最高主频166MHz,点乘运算速度可达12 835次/s。

基于定子电流和转子磁链点乘的异步电机转子时间常数在线辨识算法稳定性分析

在异步电机间接矢量控制系统中,电机定子电流和转子磁链的点乘值可以作为设定物理量来构成一个模型参考自适应系统,实现转子时间常数的在线辨识。但是模型参考自适应系统中比例积分调节器参数的选取缺乏理论依据,同时该方案的稳定性也需要深入分析。为此,该文首先建立该点乘值的稳态误差方程,揭示该方案的物理本质;然后借助李雅普诺夫线性化理论,建立该方案的小信号模型,并指出当转子磁链估计准确时,点乘方案是电机全运行区间内稳定的;同时分析比例积分调节器参数对转子时间常数辨识动态性能的影响,这为调节器参数的优化选取提供理论依据。仿真和实验结果证明该文理论分析的正确性。

椭圆曲线快速点乘算法优化

转换乘法为平方运算,是一种快速计算椭圆曲线密码点乘的代数方法。利用此方法,提出了素域Fp上雅可比坐标系下的3P和3kP算法,其运算量分别为6[M]+10[S]和(6k)[M]+(10k)[S],与已有的最好算法相比,算法效率分别提升了11.8%和10.5%。另外,还在文献[1,2]基础上,对素域Fp上仿射坐标系下的2kP和3kP的算法进行了改进,其算法效率比文献[1,2]分别提高了6.3%和3.3%。

面向RFID应用的GF(2~m)域上ECC点乘运算的轻量化改进研究

针对RFID等资源受限的特殊应用,选取安全性能较高的椭圆曲线算法进行轻量化改进研究,对其核心部分点乘运算中的模乘、模逆算法进行了改进,采用整体串行、部分并行的方式对算法执行结构进行了重新设计。经在FPGA上仿真验证,对比其他方案,改进后的算法在芯片占用面积和执行速度上有明显的综合优势,适用于RFID等资源受限的应用场合。

针对椭圆曲线密码系统点乘算法的改进差分故障攻击

针对故障攻击椭圆曲线点乘算法失效问题,提出一种改进的差分故障攻击算法。该算法消除了非零块的假设,并引入验证机制抵抗了"故障检测"失效威胁。以SM2算法提供的椭圆曲线为例,通过软件仿真成功攻击了二进制点乘算法、二进制非相邻型(NAF)点乘算法和蒙哥马利点乘算法,3小时内恢复出了256比特私钥。针对二进制NAF点乘算法攻击过程进行了优化,将攻击时间缩短至原来的五分之一。实验结果表明,所提算法能够提高攻击的有效性。

一种128位高性能全流水浮点乘加部件

高精度的浮点乘加融合(FMA)部件一直是高性能微处理器设计追求的目标。提出了一种128位精度全流水FMA体系结构,采用10级平衡流水线,重点对超宽位的乘法器、加法器、前导零预测和规格化进行了流水优化。设计综合的结果表明,基于SMIC0.13μm工艺,该结构频率可以达到465MHz,比现有128位FMA性能提高了130%;在TSMC65nm工艺下,该结构的频率可达到1.075GHz,基本满足高性能计算的要求。