放射状双pn结抑制片上电感衬底损耗(英文)

使用标准CMOS工艺,在放射状的n阱上面扩散p+,使垂直和水平方向形成双pn结,将此结放在电感的底部用来抑制衬底损耗.提出并实验证明了该结构形成的高阻区厚度不是垂直pn结耗尽层的厚度,而是最低层的pn结的深度.首次通过接地的p+扩散层屏蔽电感到衬底电场,水平和垂直pn结耗尽层厚度随着pn结反向偏压升高改变衬底有效的高阻区厚度,电感品质因数跟随高阻区厚度升降,有效地证明了pn结衬底隔离可以降低电感的衬底电流造成的损耗.

片上电感的研究

片上电感是射频集成电路中必不可少的元件。通过讨论了影响电感品质因数恶化的因素,如趋肤效应、邻近效应和涡流损耗等,对片上电感的单П和双П集总参数模型进行了分析比较,分析了多种优化方案,并提出了提高片上电感Q值的研究方向。

多电流路径抑制片上电感电流拥挤效应

从电磁理论出发解释了片上电感电流分配的原因,得出小横界面积金属的趋肤效应弱,大的金属线宽和相邻金属间距比的偶耦合临近效应小的结论.采用4层金属的0.35μm标准CMOS工艺制造片上电感,将差分电感的单电流路径,分成多电流路径并联,在保持了电感的电学对称性的前提下,抑制了电感的电流拥挤效应,电感的最大品质因数提高了40%,同时降低了其自谐振频率.

整合3DEM的Virtuoso在片上电感仿真中的应用

目前大部分电磁仿真软件在仿真片上电感时,需要从工艺库的文件中手动提取需要的相关参数;并且仿真环境的建立也比较繁琐,仿真时间也较长,这会大大降低电感的品质因数和面积的优化效率。集成了3DEM的Virtuoso可以直接选取整个版图的一部分导入仿真,而不必提取整块电感版图;并且根据工艺库文件自动生成需要的相关参数,设置仿真环境;仿真速度根据算法的优化,可以快速得到精确度很高的结果。本文将通过一个片上电感的仿真过程,介绍软件的具体应用方法。

7nm工艺下片上电感耦合情况研究

基于TSMC N7工艺,使用了Cadence公司的Virtuoso和Lorentz Solution公司的Peak View作为仿真与验证平台,在不同的电磁屏蔽条件下,对制作在最上两层金属上的两个相互之间距离变化的片上电感的耦合情况进行了研究。通过二者电感值的改变,分析了其耦合关系,以丰富射频器件模型。

IEDM重装上阵Ⅱ——用MEMS工艺制作高性能的片上电感

中国大陆对IEDM 2006的另一个贡献来自于中国科学院上海微系统与信息技术研究所的李昕欣小组。他们的论文标题很长，＂A Post-CMOS Concave-Suspending MEMS Process in Standard Silicon Wafers for High- Performance SolenoidaI-DNA-Configured Micro-Transformers＂（用后CMOS的MEMS凹悬工艺制作DNA螺旋状的高性能片上微互感器）。2004年．他们将CMOS工艺（STI）用于单晶圆MEMS，今年则反其道而行．用MEMS工艺来制作高性能的射频片上互感器和电感，再显他山之石的威力。

IEDM重装上阵I——面向RF IC的新型片上电感

2006年12月11日．IEDM在美国旧金山如期举行．在这次半导体器件的盛会上．经过一年的沉寂．中国大陆的研究人员重整旗鼓．再度贡献两项高质量的研究成果。也许是一种巧合．它们的作者都是2004年取得突破的IEDM先锋．即清华大学的任天令小组和中科院微系统所的李听欣小组。

可缩放的开路通路地屏蔽电感在片测试结构去嵌入方法

建立了标准CMOS工艺电感在片测试寄生参量模型.实验验证了相同频率时,信号线寄生的串联电阻、串联电感、并联电容与信号线的长度成正比.进而针对不同外径电感到焊盘之间信号线长度不同,采用相同去嵌入结构引起测量误差,不同的测试去嵌入结构又大大增加芯片面积的问题,首次提出针对该信号线寄生参量的按比例缩放地屏蔽开路通路测试结构去嵌入解决方案.使用0.35μm两层多晶硅、四层互连线的CMOS工艺电感流片验证了该方法的有效性.

一种新型片上全差分电感的设计

提出了一种新型的片上全差分电感结构。电感采用全对称的几何形状,消除了传统差分电感因跳线引起的失配,提高了差分电感的性能。基于TSMC 0.18μm RF CMOS工艺,对设计的全差分电感进行流片与测量,结果表明,差分电感两端口之间的失配量比传统差分电感下降了28%。

片上射频磁介质电感的设计与仿真

片上无源电感是RFIC中需求很高的器件.将适宜的磁材料引入到射频微电感中,既可有效地提升电感L值,从而使电感所需面积减小,又能保持甚或提升电感Q值,是实现高性能、小尺寸射频微电感的一种非常有前景的方法.我们设计了不同结构的磁介质微电感,通过软件仿真研究了电感结构和材料参数变化对电感性能的影响,为研制小尺寸、高性能片上磁介质电感提供了理论指导.

CMOS片上无源电感的Q值提升电路

片上无源电感是射频集成电路中广泛使用的重要器件,它决定着一些关键组成电路的主要性能指标。但CMOS衬底的高电导率特性使片上无源电感的损耗变大、Q值降低。为了解决这个问题,一种基于有源负阻架构的片上无源电感Q值提升电路在文中被提出。利用该电路不但可以在较宽的频率范围内大幅提升片上无源电感的Q值,还能够使电路的等效感值在有效带宽内仍取决于无源电感本身。

新型片上电感器,性能提升3个数量级!

通过在蓝宝石衬底上化学沉积多层的微观铜管,然后通过毛细管作用将铁纳来颗粒填充到铜管中,一个研究团队成功制造了高阻抗的片上微电感器。在基板上创建基本电感器听起来很容易——只需对基板进行金属化处理(最好使用螺旋形、蛇形或其他图案)。

单片集成直流-直流转换器的效率提高方法

采用SMIC 0.13μm CMOS工艺,设计实现了开关频率达到250 MHz,单片集成的降压型电源转换器。为了提高电源转换效率,该转换器中的片上电感采用非对称性设计方法,提高了电感的品质因数。采用了高密度片上滤波电容来稳定输出电压,同时对单位电容尺寸的优化设计减小了电容的等效串联电阻以及输出电压纹波。测试结果表明,芯片输入电压为3.3 V,当输出2.5 V电压时,峰值效率达到了80%,最大输出电流达到270 mA;当输出1.8 V电压时,峰值效率达到了70%,最大输出电流达到400 mA。

1.8GHz相位噪声优化的差分压控振荡器

针对DCS-1800标准,设计了应用于频率综合器中的差分压控振荡器。采用噪声滤波器,降低了VCO的相位噪声;采用片上电感,压控振荡器可以单片集成。其可调频率为1660～1815MHz,在偏置频率为600kHz的条件下,仿真测得的相位噪声为-125dBc/Hz。整个VCO的工作电压为2.5V,工作电流为6mA。

标准数字CMOS工艺中LC谐振回路的改进和应用

提出了一种在标准数字 CMOS工艺条件下 ,提高片上螺旋电感性能的实用方法 ,以及在缺少双层多晶硅电容的情况下 ,可以大大节约芯片面积的一种电容实现方法 .介绍了这两种方法在电路设计中的一种应用 ,即利用0 .35 μm1P4 M标准数字 CMOS工艺实现的、单片集成的 L C压控振荡器 .

一种3.3V2-GHz CMOS低噪声放大器

介绍了一个针对无线通讯应用的2-GHz低噪声放大器(LNA)的设计。该电路采用标准的0.6μmCMOS工艺,电源电压为3.3V,设计中使用了多个片上电感。对低噪声放大器的噪声进行了分析,模拟结果显示,该电路能提供18dB的正向增益(S21)及良好的反向隔离性能(S12为-44dB),功耗为33.94mW,噪声系数为2.3dB,IIP3为-4.9dBm。

4.2GHz 1.8V CMOS LC压控振荡器

基于Hajimiri提出的VCO相位噪声模型,分析了差分LC VCO电路参数对于相位噪声的影响。根据前面的分析,详细介绍了LC VCO电路的设计方法:包括高Q值片上电感的设计、变容MOS管的设计以及尾电流的选取。采用SMIC 0.18μm 1P6 M、n阱、混合信号CMOS工艺设计了一款4.2GHz 1.8V LC VCO。测试结果表明:当输出频率为4.239GHz时,频偏1MHz处的相位噪声为-101dBc/Hz,频率调节范围为240MHz。

3.7GHz宽带CMOS LC VCO的设计

设计了一款3.7 GHz宽带CMOS电感电容压控振荡器。采用了电容开关的技术以补偿工艺、温度和电源电压的变化,并对片上电感和射频开关进行优化设计以得到最大的Q值。电路采用和舰0.18μm CMOS混合信号制造工艺,芯片面积为0.4 mm×1 mm。测试结果显示,芯片的工作频率为3.4~4 GHz,根据输出频谱得到的相位噪声为-100 dBc/Hz@1 MHz,在1.8 V工作电压下的功耗为10 mW。测试结果表明,该VCO有较大的工作频率范围和较低的相位噪声性能,可以用于锁相环和频率合成器。

碳基无源器件研究进展综述

碳纳米材料具有诸多独特的物理特性,如极大的热导率和载流容量.根据国际半导体技术发展路线图给出的预测,碳纳米材料可望取代传统硅和铜材料成为下一代集成电路的基础材料.本文针对碳纳米材料在无源电子器件方面的发展现状和应用前景,详细讨论了碳纳米管、石墨烯纳米带等碳基纳米互连结构的电学特性.进而,简要评述了片上电感、电容器等碳基高频无源器件,并介绍了碳纳米材料在集成电路热管理方面的应用.

一种LC全集成、具有对称噪声滤波及宽调节范围的4.8GHz CMOS平衡振荡器(英文)

将对称噪声滤波技术应用到4 8GHz LC全集成 VCO设计中.该 VCO具有很低的相位噪声以及 716MHz的调节范围,在SMIC 0 25μm单层多晶、五层金属、n阱 RF CMOS工艺上实现,在2 5V电源电压下工作电流仅为6mA,与常规VCO比较,在相同条件下,噪声性能改善了6dBc/Hz.芯片测试结果表明,在偏离4 8GHz载波1MHz的地方相位噪声为-123 66dBc/Hz,该设计在锁相环及其他消费类电子产品中有广泛应用.