基于合并时钟域的片上时钟描述优化方法

多时钟域的可测试性设计有两种描述片上时钟(On Chip Clock,OCC)行为的方法:时钟控制定义(Clock Control Definition,CCD)和命名捕获过程(Named Capture Procedure,NCP)。但这两种方法都存在不足:CCD无法定义复杂的时钟方案和捕获方案;NCP所需的测试向量数目多,运行时间久。有鉴于此,提出了一种合并时钟域NCP方法。合并时钟域NCP提高了对时钟、捕获方案、流程的可控性,弥补了CCD不可控的不足。实验数据表明,合并时钟域NCP在不影响覆盖率的情况下,为固定型故障(Stuck At Fault,SAF)节省约28%的测试向量数量和22%的运行时间,为跳变延迟型故障(Transition Delay Fault,TDF)节省约18%的测试向量数量和13%的运行时间,提升了测试向量的效率,弥补了NCP的不足。

基于片上时钟控制器的电路全速测试设计与实现

阐述芯片在55nm CMOS工艺下,基于片上时钟控制器,对电路的数字逻辑部分、嵌入式存储器部分分别进行全速测试的可测性设计。通过对芯片全速测试的可测性设计和验证,测试时间得到缩短。

基于OCP的轻量级多主从跨时钟域片上总线设计

开放芯核协议(Open Core Protocol,OCP)总线可被应用于将IP核功能与接口解耦,实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题,改进设计了轻量化的同步接口,在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷,将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线(AMBA High-performance Bus,AHB),实现了多主从多时钟域传输。仿真和验证表明,设计的改进跨时钟域OCP-AHB总线可以正确传输数据,可用于其他工作的快速部署。

应用于片上系统中低功耗IP核设计的自适应门控时钟技术

门控时钟技术一直以来是降低芯片动态功耗的有效方法.文章结合片上系统(SoC)的结构特性和设计特点,分析已有的各种门控时钟技术的优缺点,指出这些缺点是SoC设计中的严重障碍,随后抽象出IP核工作模型,提出了仅用非常简单的逻辑就可以方便应用于IP核的自适应门控时钟技术.这种技术在不影响性能的前提下,可以根据IP核的应用状况自动开关时钟,不但可以降低动态功耗,还可以结合门控电源技术降低漏电功耗.对一款真实SoC中浮点IP核的改造实验表明,在不降低性能的前提下,可以平均降低62.2%的动态功耗,同时理论上平均降低70.9%的漏电功耗.

基于片上系统的时钟复位设计

从方法优化和电路设计入手,提出了基于片上系统(SOC)的复位方法和时钟复位电路。设计了片外按键复位电路、片内上电电路、晶振控制电路、片内RC低频时钟电路、槽脉冲产生电路、分频延时电路、时钟切换电路及异步复位同步释放电路等电路模块。以上电路模块构成了片上系统的时钟复位电路,形成了特定的电路时钟复位系统。该时钟复位系统将片外按键复位与片内上电复位结合起来,形成多重复位设计,相比单纯按键复位更智能,相比单纯上电复位则更可靠。另外,该时钟复位系统还采用了片内RC振荡时钟电路等一系列电路,借助片内RC时钟实现对芯片的延时复位,进而在保证复位期间寄存器得到正确初始化的同时,还使得芯片能够始终处在稳定的晶振时钟下正常工作。相比传统的时钟复位电路,该时钟复位系统既便捷,又保证了系统初始化和系统工作的可靠性。

多核片上系统时钟网络结构模型与仿真分析

对多核片上系统(MPSoC)而言,随着集成度和性能的提升,时钟网络的结构愈发重要。研究了基于结构建模的多路全局/局域时钟网络的结构建模与分析。通过建立多级级联,分别从主干、支干和接入三层对时钟网络的结构进行建模。针对运算单元接入数、单行中肋排数目、运算单元中输入时钟数目以及时钟区域数等几方面,评估了时钟网络性能。以Stratix V E FPGA为例对时钟网络综合分析,分析结果表明,四象限的对称结构权衡了多项性能指标,是最优的时钟网络结构,可以作为一种通用结构应用在目前主流MPSoC上。

片上网络跨时钟域的高速数据通信接口设计

为了解决跨时钟域问题对基于片上网络的高速数据传输造成的功能误差,提出了一种新的片上网络跨时钟域高速数据通信接口电路。针对采用多电压频率岛分配方案的异步片上网络,将多路选择器模块和基于令牌环的环形异步FIFO相结合构成跨时钟域高速数据通信接口电路。实验结果表明,该算法及电路设计能够有效减小亚稳态的影响,增加片上网络系统数据传输的吞吐率,满足用于视频采集和处理系统的片上网络对大数据量和高速度数据码流进行实时传输的需求。

磁尾等离子体片边界层场向电流与行星际磁场时钟角的关系

根据ClusterII卫星的探测数据,对1 839个磁尾等离子体片边界层场向电流事件与行星际磁场(IMF)时钟角Φ的关系进行了统计分析。结果显示等离子体片边界层场向电流的发生率明显受到IMF时钟角的调控:当0°<|Ф|<90°,场向电流发生率随IMF时钟角的变化曲线为一"V"型结构。当90°<Ф<180°时场向电流发生率保持在很高的水平上;当-180°<Ф<-90°时,场向电流的发生率先减小后增大,其拐点在Ф=-130°附近。这说明场向电流不仅受行星际Bz的影响,也受行星际磁场By的影响。

片上偏差模型下Mesh结构时钟网络性能不确定性的分析

由于多驱动及回路特征使得Mesh结构时钟网络分析较为复杂,现有的定性或定量分析方法都难以针对具体Mesh结构设计寻求到准确的时钟不确定性约束,为此提出基于Mesh结构在片波动简化模型的时钟不确定性的遗传算法求解方法.首先将众多片上偏差源转化为单级延迟概率密度分布,然后进行多级传播叠加为Mesh结构末级驱动点延迟分布,进而缩减变量数目,合理分离时钟网络中树形结构和Mesh结构.在此基础上,借助遗传算法的全局趋优搜索能力来求解Mesh结构性能不确定性问题,以得到更为合理的时序裕量估算.与传统的蒙特卡洛分析方法及定性解析分析方法相比,基于65nm工艺的仿真实验结果证明了该方法的有效性.

四位单片微机时钟温度计

四位单片微机MSM5052是CMOS的微处理器,内部由逻辑运算单元、晶体振荡电路、定时器、ROM、RAM、热敏电阻计测电路、LCD驱动电路、蜂鸣器驱动电路等构成,是一个低电压(1.5V)、低耗电的单片微机芯片。适用于干电池驱动,广泛地应用于计时、测温、医用温度计测等多种用途。以下介绍应用该芯片开发的时钟温度计。

WSI的时钟分布技术——圆片规模集成技术介绍(五)

时钟分布是WSI器件电气设计中需涉及的一个重要问题.本文将从WSI器件的电路与体系结构设计两方面讨论如何减小时钟线的延迟以及时钟偏斜.最后介绍解决该问题今后可能采用的技术.

片上波动影响下的Mesh结构时钟系统的性能分析方法

考虑到片上波动对Mesh结构时钟系统的影响,提出了一种基于统计理论的时钟系统性能分析方法。该方法的核心思想是在真实的解析函数难以求解的情况下,采用统计分析方法对该函数进行拟合。从两方面着手研究:如何拟合时钟偏差的概率分布;如何拟合前驱动层时钟路径的时延对时钟偏差的影响。实验证明,时钟偏差的概率分布可用正态分布拟合,而前驱动层时钟路径的时延与时钟偏差的关系可采用多元线性回归模型进行拟合。因此,这套拟合方法使设计人员能够通过正态分布的概率分布函数评估不确定性约束是否合理;在设计后期,根据多元线性回归模型调节优化前驱动层,提高时钟系统的性能。

基于门控时钟的片上网络路由单元低功耗设计

NoC(Network-on-Chip)已经逐渐代替片上总线互连,成为片上系统的解决方案,然而迅速增长的功耗将阻碍NoC的性能与发展.从NoC的核心部件路由单元入手,在研究了二维Mesh下片上网络路由单元的结构和门控时钟技术的基础上,对路由单元功耗最集中的输入端口采用了模块级门控时钟技术进行低功耗设计,通过利用软件判断控制门控使能信号来实现受控端口时钟的通断.在ModelSim SE PLUS 6.0环境下进行路由单元功能仿真,并通过Synopsys公司的Design Compiler工具给出综合结果,路由单元工作频率200MHz,动态功耗51.0457mW,降低了11.38%.

基于单片机的时钟显示系统的设计

本设计以AT89S51单片机为核心的时钟显示系统的工作原理和设计方法。以及如何对时钟芯片DS12887进行编程设计,以期达到实际的设计要求。

基于单片处理器的时钟比对卡

时钟比对卡项目研制的主要任务是把主时钟输出的双极性归零制串行时钟信号进行译码 ,为此就需要准确地判断信号帧头 ,并以一种经济的方式把计算机的时钟校准 ,项目研制的难点在于帧信号同步头的读出 ,以及出错处理。

具差分输出采样和时钟同步的24V、15A单片同步降压型稳压器

加利福尼亚州米尔皮塔斯（MILPITAS,CA）凌力尔特公司（Linear Technology Corporation）推出高频、接通时间受控的同步降压型DC/DC转换器LTC3613,该器件具差分输出电压采样和时钟同步。受控的接通时间和谷值电流模式架构在瞬态事件时可通过提高工作频率以实现非常快速的瞬态响应,从而允许LTC3613仅在几个时钟周期内就可从大的负载步进中恢复。

Htree_ccopt时钟综合技术的OCV抗性对保持时间的影响

随着集成电路工艺技术的进步,集成电路的设计规模越来越大,频率越来越高,设计难度逐渐增加。其中时钟信号因为其具有最大扇出、最长的传输距离、最高的运行速度,直接影响了芯片的各项性能指标,对时钟信号的处理就成为后端实现中至关重要的一步。Htree_ccopt时钟树综合方法结合了传统Htree时钟树和Innovus CCOPT的优点,具有更强的片上误差(OCV)抗性,会得到更好的保持时间收益。

一种扩展的片上实时调试系统设计

提出了一种为不支持调试模式的CPU扩展调试功能的系统设计方法。该方法在保持原CPU结构性和完整性的情况下,在片上增加了CPU监视/运行分析模块、调试控制模块、时钟/复位管理和JTAG兼容的调试访问接口,用较少的硬件开销实现了指令/数据断点、单步、运行/停止、CPU复位、查看CPU核心寄存器、读取/修改外部存储器以及在线编程等功能,且调试命令的设置和执行完全独立于CPU,保证了CPU运行的实时性。

应用于低功耗SoC的动态时钟管理技术

文章着重分析了基于系统级的低功耗技术,提出了动态时钟管理技术,介绍了其背景、原理以及在系统低功耗中发挥的重要作用。最后,将该技术应用到一款LCD控制器中。事实表明,动态时钟管理技术在保证系统性能的前提下,大大降低了功耗,取得了很好的效果。

用于DVFS片上系统的全数字SARDLL设计

针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用TSMC-65 nm CM OS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 M Hz^2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 m W。