基于平衡技术的微带低通滤波器版图优化设计

微带线结构的不连续性,使反射损耗和插入损耗较大,影响滤波器性能。利用平衡法提升滤波器并联分支中较低的特性阻抗,达到降低微带线宽度的目的,从而均衡整个滤波器的宽度,使版图仿真优化。以一个5阶切比雪夫微带低通滤波器设计为例,仿真结果表明,滤波器通带内反射损耗从-9.566dB降低到-15.837dB,插入损耗从0.679dB降低到0.322dB,与直接采用Richards变换和Kuroda规则设计微带低通滤波器相比,该方法能缩短滤波器设计周期,获得满意的滤波器性能。

0.6um工艺NMOS ESD保护电路版图优化

本文研究了在0.6um工艺下,数个版图参数对NMOS ESD保护器件性能的影响,并给出了这些版图参数适宜值的范围;提出了用于I/OPAD的ESD保护电路的版图优化方法,并证明了版图优化在提高ESD保护电路性能上的作用。

SOI单元库版图优化研究

文章对版图优化方法进行了研究,给出了几种版图优化的方法。通过研究发现,对于体硅而言要提高单元速度主要是通过减小源漏面积来实现;而对于SOI单元要提高速度只能通过减小单元的源漏周长来实现。通过仿真对比普通结构栅、叉指结构栅和环形结构栅的组成的反向器环振周期,可以发现采用叉指结构和环形栅结构不仅能有效减小单元面积,并且能通过减小源漏周长提高单元速度。

填充辅助多晶硅图形的参数成品率版图优化

在纳米工艺下,为了更好地抵抗工艺波动的影响,减小位于标准单元边界处的MOS管沟道长度随聚焦误差引起的变化,提出在现有版图基础上在两相邻标准单元间填充最优辅助多晶硅图形的版图优化方式以提高芯片的参数成品率.通过修改所填充的辅助多晶硅图形的线宽、线间距以及线条数的特征属性,利用光刻仿真得到针对不同多晶硅特征图形的最优辅助多晶硅图形,由此构建一个查表模型.在现有版图基础上,对位于标准单元边界处的各个MOS管提取出其相应的多晶硅特征图形,并利用所提取出的特征图形查找查表模型分别得到最优的辅助多晶硅图形,根据版图设计规则将辅助多晶硅图形填充至两相邻标准单元之间.分别对测试版图优化前后进行光刻仿真分析,结果表明:采用所提出的版图优化方法在不影响位于标准单元内的MOS管的多晶硅线宽变化前提下,位于标准单元边界的MOS管的多晶硅线宽变化量从版图优化前的10.58nm降低至4.79nm.

基于图像处理的版图优化方法

随着集成电路技术进入深亚微米技术节点,提高成品率成为研究热点问题。文中提出了一种基于图像处理的版图优化方法来提高成品率。该方法首先确定两个待优化线网和其可移动空间,再找出两个待优化线网的最佳移动位置,将两个待优化线网移动后所减小短路关键面积最大的线网,作为本次优化的线网,实现对版图的优化。文中提出的优化方法不但考虑了缺陷的真实轮廓特征和粒径分布特征,而且不受版图线网的形状的制约,为版图优化提供了更准确的依据。

一种高速双极工艺的ESD设计优化

针对国内某高速双极工艺的静电保护能力瓶颈问题,我们分析了原标准库静电结构的不足,研究了三极管的击穿特性,提出一种二极管与CE结并联的新型保护结构,并对版图进行了优化,工艺流片结果表明其满足2kV(HBM)要求。该结构近几年已成功应用于多个高速运算放大器、电压比较器、宽带检波器等项目,由此完善了工艺抗静电平台的建设。

模拟电路优化设计关键技术探讨

从目前我国社会整体发展形势看,电路设计已经成为发展的重要组成部分,其对于各行业的整体发展有着直接影响。随着我国整体经济和科技水平的不断提高,对模拟电路设计也提出了更高的要求。在此背景下,传统的设计方式和设计理念逐渐无法满足市场需求,相关人员需要在原有基础上进一步深入研究模拟电路的设计,并结合实际需求采取相关技术措施对其进行优化。主要对模拟集成电路优化的综合流程进行简要分析,并在此基础上针对目前比较常见的模拟集成电路优化的关键技术进行探讨,以期在原有基础上提高模拟电路设计技术水平,更好地实现模拟电路设计的优化。

双结光电二极管荧光检测单元暗电流优化设计

双结p+/n-well/p-sub光电二极管由于其较高灵敏度、低暗电流而成为荧光检测光电传感单元的最佳选择。文章基于0.5μm CMOS工艺对双结p+/n-well/p-sub光电二极管进行了版图优化设计,有效减少了硅和二氧化硅界面对光电二极管光吸收区暗电流的影响。流片后测试表明优化后版图面积为100μm×100μm,双结p+/n-well/p-sub光电二极管单元的暗电流从11pA减小到了6.5pA,光电流从2.15nA稍有减弱到2.05nA,光暗电流比值提高了60%。优化后的双结p+/n-well/p-sub光电二极管更适用于对微弱的荧光信号检测。

基于粒子群优化算法的集成电路无网格布线

提出了一种改进的粒子群优化算法,并将其应用于集成电路布线,建立了相应的优化模型。对于给定的版图布线平面,该算法结合无网格算法的思路,首先由障碍图形和各个线网的端点生成一个包含最短路径的无网格访问点阵,然后根据粒子群算法的思路建立初始粒子位置矩阵,并利用其全局寻优功能找到当前布线路径上的最短路径.

ESD应力下改进型SCR器件设计与漏电特性优化

为探讨片上集成电路静电放电防护的易闩锁与漏电软失效问题,设计了一种内嵌MOS结构的N跨桥可控硅器件.传输线脉冲测试结果表明:与传统N跨桥改进型可控硅相比,该器件的电压回滞幅度减小了约28.6%.然而,当作用于该器件的瞬态电流从2.0A增大到3.2A时,漏电流从2.8×10^(-7) A逐渐退化至1.7×10^(-5) A,器件较易发生软失效.借助TCAD技术,仿真结果表明:在10-4 A的静电脉冲应力作用下,该器件内部晶格温度高达1 160.5K.通过优化内嵌MOS结构的N跨桥可控硅器件的版图及其金属布线,削弱器件内部的功率密度聚集效应,可使器件在相同电应力下漏电流稳定在10^(-9) A量级.因此,该版图优化方法可有效地抑制器件的局部过热,提高片上集成电路的静电放电防护方案的热稳定性.

利用命题逻辑最大可满足性的冗余通孔最优插入方法

在纳米尺度的集成电路设计中,冗余通孔插入是减轻通孔失效造成良率降低问题的常用技术.文中将最优冗余通孔插入问题规约到命题逻辑最大逻辑可满足性(maximum satisfiability,Max SAT)问题,并利用完备求解器求取最优解.Max SAT问题是一个NP困难问题,采用2种方法来降低求解难度;一是预选取方法,将提前确定的不与其他通孔产生冲突的冗余通孔作为部分解来降低问题的规模;二是分治法,根据连通分量将原问题划分成多个子问题分别求解,降低求解的复杂度.同时,从理论上证明这2种方法能够保证解的最优性.在2019年国际物理设计研讨会(ISPD)举办的详细布线比赛基准测试集上进行实验的结果表明,所提出的插入方法带来的时间开销不到详细布线时间的5%,算法的最优性保证了最大化解决插入冲突后的插入率,在所有可插入通孔中,冗余通孔的插入率为67%~87%.

IO复用电路的设计与研究

提出一种IO复用方法,将设计的IO复用电路应用到拥有多个功能模块的芯片中,使多个模块共享同一组IO,通过减少芯片中IO的数量来节省芯片面积。仿真结果表明,静态输入IO复用电路和动态输出IO复用电路均具有较好的性能,其工作频率分别达到2.5GHz和1GHz。将这两种IO复用电路应用于含有4个功能模块的芯片中,芯片的IO数量减少76个,节约版图面积2.54mm2,IO版图优化率高达72.95%。最后,推导出拥有2-8个功能模块的芯片的IO版图优化率在50%-87.5%的范围内。

65—90nm技术节点的WCA模型和提取算法

在90nm和65nm技术节点,集成电路制造业的投资剧增而随机成品率却在下降低.为了提升随机成品率,带权关键面积的(WCA)计算和排序是关键.文中基于数学形态学提出了一种随机缺陷轮廓的WCA新模型,该模型不仅考虑了90nm和65nm工艺中缺陷在布线区域和空白区域的不同密度,而且也考虑了缺陷在粒径上的分布特性;同时还设计并实现了与新模型对应的WCA提取与排序算法,部分版图上的实验结果表明新WCA可以作为版图优化的代价函数,从而为随机缺陷的版图优化提供了精确依据.