基于版图设计的DICE触发器单粒子翻转加固技术

D触发器是时序逻辑电路的基础,随着集成电路工艺尺寸进入纳米级,单粒子多节点翻转(single event multiple upset, SEMU)现象趋于严重,双互锁存单元(dual interlocked storage cell, DICE)触发器加固设计方法的抗单粒子翻转(single event upset, SEU)能力已不能满足宇航需求。基于纳米工艺下D触发器的SEU加固技术以及DICE结构的翻转机理,兼顾电路性能、面积和功耗等资源开销,提出了一种以DICE电路结构为基础的版图级抗SEU触发器设计方法,并采用商用65 nm工艺实现了一款抗SEU的D触发器设计,其面积仅为商用结构触发器的1.8倍。电路功能及辐照性能仿真表明,该触发器的建立时间和传输延迟与商用结构触发器相当,在线性传输能(linear energy transfer, LET)阈值大约为37 MeV·cm~2/mg的Ge离子轰击下没有发生SEU,触发器电路的性能和抗单粒子软错误能力表现优秀。在抗辐照专用集成电路设计中,极大节省了由加固D触发器电路所带来的面积、布线资源和时序开销。

基于分离位线DICE结构的SRAM存储单元版图抗辐射设计

在SRAM加固设计中,存储单元的版图抗辐射设计起着重要的作用。基于分离位线的双互锁存储单元(DICE)结构,采用0.18μm体硅工艺,根据电路功能、结构和抗辐射性能,设计了一种新的NMOS隔离管的SRAM存储单元版图结构。根据分析结果,SRAM存储单元在确保存储单元功能的前提下,具备抗总剂量效应、抗单粒子翻转和抗单粒子闩锁效应,同时可实现单元面积的最优化。

EEPROM单元抗辐射版图设计技术

随着EEPROM存储器件在太空和军事领域的广泛应用,国际上对EEPROM抗辐射性能的研究越来越多。为了达到提高存储器件抗辐射性能的目的,文章从版图设计的角度出发,首先分析了辐射对器件造成的影响,接下来分别介绍了基于FLOTOX和SONOS工艺的EEPROM器件特性,同时指出了在版图设计时需要注意的电压耦合比的问题。在设计中,利用管内隔离和管间隔离的方法,使得管内源/漏端和相邻两管源/漏端之间没有场氧介入,或是将场氧隔开,不让场区下形成漏电通道。设计出的EEPROM版图,不但满足了目前的工作需要,同时为以后抗辐射版图设计提供了有用的参考。

体硅CMOS集成电路抗辐射加固设计技术

首先介绍了空间辐射环境,并对各种辐射效应及其损伤机理进行分析。然后对体硅CMOS集成电路的电路结构、抗辐射加固技术和版图设计抗辐射加固技术进行探索。测试结果表明,采用版图加固抗辐射技术可以使体硅CMOS集成电路的抗辐射性能得到明显提升。

0.13μm标准CMOS工艺的高可靠流水线模数转换器

针对航空航天电子系统对高性能模数转换器的需求,采用0. 13μm标准互补金属氧化物半导体工艺,设计可以在极端温度和空间辐射环境中稳定可靠工作的12位分辨率、50 MS/s采样率的流水线模数转换器。通过采用无采样保持电路以及抗辐射电路和版图加固等技术,在减小功耗的同时有效地削弱总剂量辐射效应的影响。测试结果表明:在-55～125℃温度范围内以及150 krad(Si)的总剂量辐照条件下,得到大于64 dB的信噪比、大于73. 5 dB的无杂散动态范围和最大0. 22 dB的微分非线性。