VLSI版图验证系统中参数提取方法的研究

本文研究了VLSI版图验证系统中电阻及电容提取的方法，总结了各种方法的优缺点，并给出了当前参数提取方面的研究动向和发展趋势。

一种新颖的集成电路版图验证方法

版图验证是集成电路设计的瓶颈之一。文章全面系统地阐述了超大规模集成电路LVS版图验证的原理、方法和基本的流程,着重介绍了基于Dracula开发的CMOS、Bipolar和ABCD(AdvancedBipolarCMOSDMOS)工艺的LVS命令文件,在解决以上工艺的电路LVS的过程中,取得了令人满意的效果。

VLSI版图验证算法的固化研究

ＶＬＳＩ电路芯片集成度的不断增加，使得设计趋于复杂化，这就对版图验证工具的处理能力与性能提出了进一步的要求。运用特殊的硬件将版图验证的某些算法固化，利用其中内在的并行性来获得处理速度的提高是一类非常有效的方法。本文提出了一种用于在版图验证算法中得到广泛运用的线扫描算法中边排序操作的硬件实现。并且在ＦＰＧＡ上进行了验证，整个系统实现于一块ＰＣ机的扩展卡上。测试的结果表明，对于排序的操作，硬件实现的速度要比软件快一个数量级。

模块识别及其在IC版图验证中的应用

在集成电路的版图设计中，有两个步骤很重要：在ＥＤＡ系统上对ＩＣ版图提取元器件和连线表，构成线路图；再将它与独立设计的线路图进行同一性验证。其中，前者较重要，而模块识别又是从版图提取线路图中最常用、最有效的方法。本文先阐述模块识别的理论原理，再介绍具体的实现方法，最后，给出一些实际的例子。

模拟电路版图验证

本文全面讨论了同构检测的启发式算法的理论基础,结合具体电路,提出了一个全新的、实用的电网络同构检测方法,并在IBM PC/XT机上进行了模拟,结果良好。

版图验证工具Dracula中的lvs检查

LVS是Dracula验证软件中用于比较版图与原理图在晶体管级的连接是否正确，并用报告形式列出其差异之处的设计验证工具。LVS命令文件的编写直接关系到验证准确性，进而影响到设计一次成功率。LVS的错误大体分为器件的不一致和器件的失配两种类型。

PolarVeri——甚大规模集成电路版图验证工具包

一.引言 在亚微米、深亚微米工艺下,芯片集成度越来越高。目前单片集成几百万、上千万晶体管已不罕见。集成电路发展到甚大规模,对版图验证工具提出了新的要求。原有的版图验证工具在验证速度、精度等方面已显得力不从心,而且对于存储资源的要求也远远超出了实际可能。

浅谈集成电路版图验证工具Dracula中的几何设计规则检查(DRC)

介绍了集成电路版图验证工具Dracula中DRC的基本流程、基本内容、基本命令和DRC文件的编写及注意事项,并给出了检查宽铝规则的实例和运行DRC酊详细操作步骤。

数据压缩技术及过桥树法在MOS IC版图验证中的应用

本文在以前工作的基础上提出了一个更完善的MOSIC版图验证方法。本方法中采用了图形筛选、点化等图形数据压缩技术,因此它能适用于规模更大的IC。为迅速、有效地提取版图连接信息。还采用了过桥树法,因此,本方法是IC版图验证的有效工具。

超深亚微米数字集成电路版图验证技术

在超深亚微米工艺中,数字集成电路版图设计由以前简单的物理验证进入到复杂的版图验证阶段。版图验证包含时序验证、形式验证和物理验证。时序验证进行电压降分析和时序分析,确保时序收敛;形式验证进行两个网表的逻辑等效检查;物理验证进行可制造性、可靠性和设计规则检查,确保版图符合可制造性工艺规则和电路规则。三种验证技术共同指导并约束着数字集成电路的物理实现,灵活配置相关版图验证技术可进一步加快版图验证的进度。

VLSI版图DRC验证算法的优化

介绍了版图验证的几种方法:扫描线算法和层次化验证算法,并比较其优缺点,最后着重介绍了层次式与扫描线综合验证算法,并在SUN工作站上用C++实现。

VLSI全定制版图分级LVS验证的研究

在VLSI芯片的全定制版图设计中,LVS验证日益复杂繁琐,本文系统介绍了用HERCULES实现LVS验证的原理、流程和配置文件,并讨论了如何用HERCULES高效率的实现分级LVS(Hierarchial LVS,简称HLVS)验证,这些技术和方法已经应用在成功流片的64位通用CPU全定制版图的设计中,提高了版图LVS验证的效率。

基于线扫描的VLSI版图几何验证核心算法的固化

ＶＬＳＩ集成度的飞速提高使设计过程复杂化，也对版图验证工具的处理能力与性能提出更高的要求。将版图验证的核心算法固化在专用硬件上，是一类非常有效的方法。本文提出了一种在版图验证算法中得到广泛运用的线扫描算法的硬件实现方法，利用有限状态机和流水线结构兼顾算法的顺序性和硬件的并行度，并通过近似的直接处理ＰＣＩ／Ｏ数据流提高处理大批量数据的能力。系统以一块ＰＣ接口板的形式实现。测试结果表明了约５０倍的加速比。

SoC芯片版图的设计与验证

为了进一步提高SoC版图设计的科学性和可靠性,引入微控制单元MCU。通过阐释ScC和MCU的含义,结合SoC设计思想,阐述了基于MCU的SoC芯片版图设计与验证的要素,并从SoC芯片系统的功能出发,采用硬件与软件相结合的方式,详细分析了基于MCU的SoC芯片版图。

基于加速度计产品的ASIC版图设计和验证

ASIC(Application Specific Integrated Circuit),是一种为了专门目的而设计的集成电路。ASIC版图设计是把ASIC电路物理实现,称为集成电路后端设计。本文通过一款加速度计芯片设计,介绍ASIC版图设计和验证流程。从版图布局开始,包括输入输出端口IO(Input Output)的选用,模拟模块的全定制版图设计,数字模块的自动布局布线版图设计。

分级式IC版图设计规则检查

：针对层次式设计的集成电路版图，提出一种分级式的版图设计规则检查算法．通过提取和使用单元图形抽象，结合浮出重叠区覆盖下的子单元图形的方法，确定了各单元在任意布局下的设计规则检查（ＤＲＣ）运算图形集，可以处理各种重叠情况．分级式ＤＲＣ分别对每个单元的ＤＲＣ图形集作一次检查，与打散式相比，大大减少了处理重复单元多的大规模、超大规模集成电路版图的工作量，从而缩短了检查时间，降低了内存需求。

用边界元法提取VLSI版图电阻

介绍了ＶＬＳＩ版图验证中电阻提取的基本原理和主要方法，给出了一种新颖的基于边界元法的电阻提取算法。该算法采用变节点单元，较好地解决了实际问题中经常出现的角点问题。通过应用该算法对几个实例进行提取。