环路延时对数字峰值电压控制开关变换器瞬态性能的影响

研究数字控制环路延时对开关变换器瞬态性能的影响,提出克服环路延时影响的简单实用算法。在数字峰值电压算法的基础上,对开关变换器数字控制算法中延时的存在进行分析,提出克服延时的策略,并得到改进型数字峰值电压控制算法。在此基础上,对单次采样的局限性进行分析,并提出将多采样算法用于典型降压(Buck)变换器中,用于进一步减小环路延时。利用仿真和实验对所提出的不同算法进行验证,并对瞬态性能进行分析。结果比较说明采用克服延时算法能减小延时,从而提高瞬态响应,多采样算法则是在此基础上的进一步改进。

一种基于LMS迭代的环路延时估计算法

数字预失真技术是有效补偿射频功率放大器的非线性方案;然而,前向数据与反馈数据之间的延时估计是数字预失真系统的关键性问题,直接影响着非线性的补偿能力。在此基于滑动窗的相关运算,介绍一种整数倍的环路延时估计算法,同时基于LMS迭代逐个数据输入进行比较,提出了一种自适应小数倍的环路延时估计算法。最后对算法进行仿真验证,结果表明,经过整数倍的环路延时估计后,对于在[-T]s,Ts范围内的残余的小数倍延时,该算法均表现出优异的估计性能。

CDMA系统功率控制中的环路时延问题及改进方法

通过对目前所提出的DM和PCM两种反向闭环功率控制方法的分析研究，发现其中存在着环路时延的问题及其不良影响。

基于环路时延的WCDMA上行闭环功率控制算法

研究WCDMA系统的上行链路中闭环功率控制的性能,通过对比固定步长功率控制算法和自适应功率控制算法,经分析得出结论,在没有额外延时的情况下,自适应功率控制性能优于固定步长的功率控制,但是在出现额外环路时延的条件下,自适应功率控制算法比固定步长功率控制算法受到的消极影响更大。

数字预失真系统中环路小数时延估计

针对数字预失真系统中的环路时延问题,提出一种自适应的小数时延估计算法,可以准确地估计数字预失真系统的环路小数时延,确保数字预失真参数提取的正确性。该算法采用多点平均的方法,消除估算误差对算法性能的影响,从而提高估计算法的精确度和稳定性。仿真结果表明:与以往文献提出的小数时延估计算法相比,提高了小数时延估计的精确度和稳定性,精确度可以达到采样时刻间隔的1.4%。而且,该方法可自适应地更新小数时延,更加容易应用于硬件实现中。

功放预失真系统中环路时延的频域估计

提出一种基于频域相位差的环路时延估计算法,用于估计和校准功率放大器(功放)数字预失真系统的时延。采用快速傅里叶变换估计基带输入信号与反馈耦合基带信号间的整数倍时延,应用频域相位差估计分数倍时延,并利用最小二乘法提高估计精度。在不同分数倍固定时延条件下,评估该算法与互相关内插算法的时延估计性能。实验结果表明,本文方法与基于互相关内插的时延估计方法相比,算法复杂度较低,在预失真后功放输出信号的邻道功率比同为-40dBc的条件下,本文算法的平均运行时间缩短了90.1%。

数字基带预失真系统中环路延迟估计的FPGA实现

基于FPGA芯片Stratix Ⅱ EP2S60F672C4设计实现了数字基带预失真系统中的环路延迟估计模块。该模块运用了一种环路延迟估计新方法,易于FPGA实现。同时,在信号失真的情况下也能给出正确的估计结果。Modelsim SE 6.5c的时序仿真结果和SignalTaps Ⅱ的硬件调试结果验证了模块的有效性。

数字控制系统时延分析及抑制策略研究

研究了电力电子数字控制系统环路时延的组成部分,利用频率特性分析了时延对系统带宽的影响。阐述了多处理器非同步造成的新问题,利用根轨迹法分析了时延对系统稳定性的影响。提出用于克服电力电子环路时延的指数外推法,并证明了指数外推法与线性外推法的内在统一性。与常规线性外推法相比,指数外推法能有效减小时延的影响,特别适合于时延大、输出频率较高的电力电子数字控制系统。最后通过仿真和实验验证了分析的正确性和算法有效性。

PON网络ODN指标及工程应用

ODN(光配线网络)光功率指标和距离指标是PON(无源光网络)网络运行的基础,与PON实现机制密切相关。光功率指标和距离指标关系到PON ONU(光网络单元)的发现/注册流程,进而影响业务性能。在某些应用场景下可以采用一定策略完成用户的特定应用。通过ODN网络的规划和设计,可以规避上述指标不合格引入的风险,实现网络优化和业务升值的目标。

一种4 M-Pixel/s 4通道X射线CCD读出电路

本文设计了一种4 M-pixel/s 4通道X射线CCD读出电路.为加快读出速度,采用相同的4个通道并行处理CCD信号,每通道由2个3阶3位增量型ΣΔ模数转换器(I-ΣΔADC)交替采样CCD信号进行量化.在调制器结构中引入环路延时迁移(SLD)缓解紧张的时序.设计实例采用0.35μm 2P4M CMOS工艺实现,芯片工作在3.3V电源电压和64MHz时钟频率下,设计获得前端电路折算到输入的等效积分噪声为13.53μV,积分非线性为0.009 6%,功耗为1.35W.

用于连续Σ-Δ调制器的2 bit/cycle SAR量化器

提出了一种用于连续Σ-Δ调制器的新颖的2bit/cycle SAR量化器。该量化器可缩短SAR量化周期。将该量化器应用于调制器后,调制器的采样速率可提高1.5倍。SAR量化器的单电容阵列可有效减小最后一级积分器的负载。利用基因遗传算法,分析了该量化器引入的较大的环路延时(ELD)的影响,并优化了其补偿支路系数Kc。对0.75倍采样周期进行延时补偿,获得性能更好的噪声整形函数。相比传统调制器,该调制器的信噪比提高了5dB。