现场可编程门阵列在逆变器控制系统中的应用

介绍了现场可编程门阵列 (FPGA)器件的内部结构特点及其在三点式逆变器控制电路上的应用 ,给出了该设计的仿真波形 。

基于现场可编程门阵列的地铁直流保护装置母线采集模块设计

研究和开发了一种改进的地铁直流保护母线采集模块,用于地铁直流高压母线电压隔离、数据采集和传输。该模块应用FPGA(现场可编程门阵列)实现直流母线电压和电流等相关数据的采集,并且以光纤为媒介实现数据的传输。还详细介绍了该装置的实现方案、试验和试运行情况。实践表明,该装置不仅能够满足保护设备工作环境的高绝缘要求,也保证了数据传输的高速和高可靠性。

基于Artix-7系列的eMMC阵列控制器设计与实现

为实现Artix‑7系列采集平台存储速率的实时切换,提出了一种具有独立配置接口的eMMC阵列控制器。用户利用配置接口不仅可以提高存储控制逻辑的设计效率,还可以实现基于多种工作频率和阵列操控方式的备用方案,相比于其他同类控制器,集成可靠性更高,应用灵活性更强。首先介绍了eMMC 5.1协议中开放终点多块写、预设块数多块读以及数据擦除的操作原理和技术关键点,然后介绍了总体设计和主要模块的控制流程,最后利用自主设计的测试模块在硬件平台上完成速率切换功能测试和读写速率性能测试。测试结果表明,在200 MHz工作频率下控制器可长时间稳定工作,实现了200 MB/s与800 MB/s之间的速率切换,每片eMMC的最高读写速率可达到200 MB/s。

一种基于新型真随机数发生器的大数据加密方法

为了解决大数据安全性不足的问题,在现场可编程门列阵的基础上,设计了一种融合了链式振荡环、触发器阵列以及异或门阵列的改进大数据加密方法。然后通过与L8M-LBE、R2S-LBE进行对比实验的方式对该方法进行验证。实验结果表明,改进加密方法的NIST测试通过率为97.5%,优于传统真随机数发生器。在加密硬件吞吐率测试方面,改进加密方法的吞吐率为1983.3 Mbps,优于L8M-LBE与R2S-LBE。实验结果证明改进后的真随机数发生器加密性能得到了极高的提升,能够为大数据加密安全提供一个新的思路。

基于国产FPGA+DSP的接收机设计

在车载雷达接收机系统中,通常需要将接收到的数据进行处理与存储。基于国产FPGA+DSP架构的电路设计,接收机电路模块集成了AD采集和RSSD盘存储两个单元,实现了信号处理与数据存储于一体的功能,提高了接收机的集成度。该接收机已应用于某车载雷达系统中,实现了16位分辨率的100 MHz以下中频信号的AD采集与数据处理,能够存储高达2 TB容量的数据,极大提高了车载雷达接收机系统的数据处理与存储一体化性能,整个电路模块的功耗仅为8 W,器件全部实现国产,主要芯片均由笔者所在单位自主研发。

基于FPGA与ARM的智能合并单元设计

针对智能变电站信息数字化、功能集成化、结构紧凑化的要求,分析了IEC 60044-8、IEC 61850-9-1/2标准对合并单元的定义,在此基础上设计了一种基于现场可编程门阵列(field-programmable gate array,FPGA)与高级RISC微处理器(advanced RISC machines,ARM)的智能合并单元。辅处理器FPGA负责多路数据的同步接收,并集成逻辑判别机制软件实现母线的并列运行和切换;主处理器ARM负责FPGA的实时控制并将采样值按IEC 61850-9-2标准通过以太网发送,采用预配置采样值控制块实现采样值传输模型的灵活定义,避免了制造报文规范(manufacturing message specification,MMS)映射的实现困难。试验结果表明了设计方法的可行性和正确性。

基于FPGA的实时图像采集与Sobel边缘检测

运用现场可编程门阵列(FPGA)的流水线和并行技术,构建灵活高速的可编程图像采集与预处理系统。利用基于Quartus II提供的参数可设置宏功能模块,实现了Sobel边缘检测算法,并实时显示边缘检测后的图像,获得了很好的边缘检测效果,缩短了开发周期。

高频感应加热全数字锁相环的分析与FPGA实现

全数字锁相环存在非线性部件,传递函数难以表达。通过Z域分析法选择合适的参数,分析了触发器型全数字锁相环的工作原理,得出Z域闭环传递函数,并以此研究了锁相环的全局稳定性和稳态误差,提出了各参数的约束条件。采用Xilinx ISim仿真与FPGA逻辑器件验证相结合的方法实现了一种单相全数字锁相环,并给出实验结果。结果表明,该锁相环具有锁相范围宽、动态响应快和稳态误差小的特点,具有一定的应用价值。

消除CPLD/FPGA器件设计中的毛刺

复杂可编程逻辑器件CPLD和现场可编程门列阵FPGA在现代数字系统设计中起着越来越重要的作用 ,但系统设计中出现的毛刺往往成为系统设计成功与否的障碍。本文介绍了CPLD FPGA设计中毛刺产生的原因 ,详细分析了在EDA环境下对毛刺进行判断与定位的原理 ,论述了利用EDA工具消除毛刺的 3种方法与具体实现。通过实例分析表明 ,借助于功能强大的EDA工具 ,不仅可以在设计中十分方便地发现毛刺 ,而且可以精确定位 ,进而寻找消除毛刺的最佳方法和进行结果的验证。

基于FPGA的FFT算法实现

针对在现场可编程门阵列上实现快速傅里叶变换算法的问题,优化设计出一种完整的总体实现方案,并结合系统的研制,详细地分析了其内部各功能模块的工作原理,提出了采用空间换时间技术和流水线技术加快系统运算速度的方法.利用硬件描述语言Verilog HDL对各功能模块进行编程,再进一步利用ISE和Modem-Sim工具对其进行综合和仿真,并对仿真结果进行了分析和验证.实验果表明,设计完成的系统能够在保证运算精度和实现复杂度的同时,切实可行地完成设计的总体要求.

高速椭圆曲线密码协处理器的设计与实现

为提高椭圆曲线密码协处理器的性能,首先提出了一种改进的蒙哥马利模乘算法以及针对该算法的流水线结构,然后对椭圆曲线的点加和点倍计算流程进行优化,充分发挥模乘单元的流水线优势,使得协处理器计算参数为256 b的点乘只需要232 704个时钟周期.实验结果表明:在Cycloe Ⅱ EP2C35芯片上实现协处理器需要21000个基本单元,位长为256 b的点乘的计算性能达到1287次/s.

一种用于低频漏磁检测的交流恒流激励源

提出了一种基于电流闭环反馈控制和线性大功率放大器的恒流源设计方案。该系统采用增量型PID控制算法,以输出电流采样值为反馈量形成闭环反馈控制,通过动态调节幅度控制单元输出电压,实现对输出电流的闭环调节。选用线性大功率放大器,并采用双运放差分放大方式设计了功率放大单元,有效提升了输出电压幅度和线性度。采用最小二乘法修正了输出电流,恒流源输出精度获得了提升。利用所研制恒流源开展了低频漏磁检测实验研究。实验结果表明:该恒流源输出稳定,调节精度高,线性度好,以其作为低频交流漏磁检测激励源,有效避免了因激励信号频率、提离值发生变化和线圈自身发热等因素所造成的激励电流改变,保证了激励磁场的稳定,可有效提高低频漏磁检测精度和稳定性。

循环冗余校验(CRC)编码器设计及FPGA实现

介绍了循环冗余校验(CRC)编码器的设计及FPGA实现过程,采用原理图输入法对整个系统进行了编译和仿真,并在芯片EP1K30TC144-3中对该设计的核心部分进行了测试验证。结果表明,试验数据与理论分析结果完全相符。

基于FPGA的图像中值滤波器的硬件实现

为了实现图像的实时处理,常采用现场可编程门列阵FPGA对采集的数字图像做预处理,在讨论中值滤波算法原理的基础上,利用VHDL硬件描述语言设计一个中值滤波模块对输入图像进行去噪处理,仿真结果说明该算法满足实时性要求,取得较好的仿真效果,并对中值滤波的改进算法进行了讨论。

电子信息工程实验教学改革的探索

结合实验项目的建设,以及通过调研兄弟院校的实验室,走访毕业生的用人单位,对我校原有的实验教学环境进行了优化、扩建和新建,一个涵括基本实验技能训练,工程能力培训和创新能力培养的实验教学新体系已初步建成。同时它也为学科建设提供了良好的平台。

基于Gardner算法的通用位同步器设计与实现

设计并实现了一种基于Gardner算法的通用位同步器,并对Gardner算法结构进行了改进,以满足软件无线电通用解调器的要求,即对较宽速率范围的基带码元都能实现位同步。对该位同步器进行仿真、实际测试和分析,结果证明了该方法的正确性。

基于FPGA的高速五轴步进电机运动控制卡设计

利用现场可编程门列阵设计一款五轴步进电机运动控制卡,采用了NiosII软核CPU+FPGA的硬件设计方案:利用NiosII软核CPU运行控制程序,利用FPGA来实现数字差补算法和细分驱动;采用了数字积分算法和正弦波脉宽调制细分驱动技术。测试结果表明:该运动控制卡具有电路紧凑、性价比高而速度快、精度高和实时性强优点。

电子信息工程实验改革的探索与实践

结合实验项目的建设,以及通过调研兄弟院校的实验室,走访毕业生的用人单位,对绥化学院原有的实验教学环境进行了优化、扩建和新建,一个涵括基本实验技能训练,工程能力培训和创新能力培养的实验教学新体系已初步建成。同时它也为学科建设提供了良好的平台。

Ethernet PON系统核心MAC控制器的设计与实现

提出了一种EPON系统核心MAC控制器的设计方案,融合FPGA技术与嵌入式系统实现了EPON的点对多点MAC接入功能.帧校验、加密、分类及仲裁等控制部分用FPGA完成,涉及复杂算法的注册与动态带宽分配利用嵌入式Linux平台实现.对MAC控制器设计中的关键技术点进行了全面阐述,提出了一种基于滑动窗机制的动态带宽分配方案以改善网络QoS性能.系统仿真结果表明,该设计方案可以采用低成本的FPGA来实现,为开发MAC控制器专用芯片提供了实用参考.

B3G系统中MAC和PHY接口设计与实现

研究了如何实现超三代移动通信时分双工(B3G TDD)系统中媒质接入控制层(MAC)与物理层(PHY)多通道RocketIO Gbit数据接口.基于模块化思想设计出一种按比特映射方式调整MAC发送数据包格式的透明发送机制;利用各通道轮询方法设计了一种多通道联合自适应数据接收机制,它的片内存储器资源占用率仅为传统FPGA设计的25%.基于该接口模式,仅修改FPGA内几个寄存器值即可实现整个系统的升级,而自适应接收机制使得基站和移动台可以使用同一FPGA代码,即实现了设计的通用性.所有寄存器均由协议处理器通过外部设备互联总线配置(PCI),因此FPGA配置文件只需要生成一次,可节省大量用于产生不同配置文件所需的FPGA布局布线的时间.本接口设计方法在未来移动通信系统中具有广泛的应用价值.