现场可编程门阵列在逆变器控制系统中的应用

介绍了现场可编程门阵列 (FPGA)器件的内部结构特点及其在三点式逆变器控制电路上的应用 ,给出了该设计的仿真波形 。

基于现场可编程门阵列的地铁直流保护装置母线采集模块设计

研究和开发了一种改进的地铁直流保护母线采集模块,用于地铁直流高压母线电压隔离、数据采集和传输。该模块应用FPGA(现场可编程门阵列)实现直流母线电压和电流等相关数据的采集,并且以光纤为媒介实现数据的传输。还详细介绍了该装置的实现方案、试验和试运行情况。实践表明,该装置不仅能够满足保护设备工作环境的高绝缘要求,也保证了数据传输的高速和高可靠性。

通过Web网站连接到现场可编程门列资源

这种Web网站可连接到现场可编程门阵列(FPGA),复杂的可编程逻辑器件(CPLD),和简单的可编程逻辑器件(SPLD)资源和设计工具。

基于Artix-7系列的eMMC阵列控制器设计与实现

为实现Artix‑7系列采集平台存储速率的实时切换,提出了一种具有独立配置接口的eMMC阵列控制器。用户利用配置接口不仅可以提高存储控制逻辑的设计效率,还可以实现基于多种工作频率和阵列操控方式的备用方案,相比于其他同类控制器,集成可靠性更高,应用灵活性更强。首先介绍了eMMC 5.1协议中开放终点多块写、预设块数多块读以及数据擦除的操作原理和技术关键点,然后介绍了总体设计和主要模块的控制流程,最后利用自主设计的测试模块在硬件平台上完成速率切换功能测试和读写速率性能测试。测试结果表明,在200 MHz工作频率下控制器可长时间稳定工作,实现了200 MB/s与800 MB/s之间的速率切换,每片eMMC的最高读写速率可达到200 MB/s。

一种基于新型真随机数发生器的大数据加密方法

为了解决大数据安全性不足的问题,在现场可编程门列阵的基础上,设计了一种融合了链式振荡环、触发器阵列以及异或门阵列的改进大数据加密方法。然后通过与L8M-LBE、R2S-LBE进行对比实验的方式对该方法进行验证。实验结果表明,改进加密方法的NIST测试通过率为97.5%,优于传统真随机数发生器。在加密硬件吞吐率测试方面,改进加密方法的吞吐率为1983.3 Mbps,优于L8M-LBE与R2S-LBE。实验结果证明改进后的真随机数发生器加密性能得到了极高的提升,能够为大数据加密安全提供一个新的思路。

行间转移面阵CCD的TDI工作方式研究

具有微透镜的行间转移面阵CCD在空间辐照环境下,微透镜材料容易模糊,导致不能正常成像;而如果不使用微透镜,则会由于行间转移CCD的填充因子和量子效率低,曝光量不足,影响图像质量和信噪比,亦不能满足使用要求。本文提出采用时间延迟积分(TDI)工作方式来解决这一问题。使用现场可编程逻辑器件(FPGA),在实现行间转移面阵CCD KAI0340-S正常工作的基础上,根据TDI CCD的工作原理,实现了CCD KAI0340-S的TDI工作方式。同时,采用RS485总线,实现了计算机和FPGA之间的通信和数据交换,完成了面阵CCD TDI积分级数、行TDI积分时间、以及集成视频信号处理器增益和偏置参数的任意设置。实验结果表明,在没有微透镜下正常成像时,图像质量很差,其信噪比仅为22.13 dB(TDI级数为1);通过设置合适的TDI积分级数后,图像质量有很大的提高,信噪比超过33.62 dB(TDI级数为4)。行间转移面阵CCD的TDI工作方式,可以改善和提高在空间辐照环境下没有微透镜时的图像质量,解决了借助微透镜可提高其量子效率,但微透镜在空间辐照环境下时间较长又容易模糊的矛盾。

消除CPLD/FPGA器件设计中的毛刺

复杂可编程逻辑器件CPLD和现场可编程门列阵FPGA在现代数字系统设计中起着越来越重要的作用 ,但系统设计中出现的毛刺往往成为系统设计成功与否的障碍。本文介绍了CPLD FPGA设计中毛刺产生的原因 ,详细分析了在EDA环境下对毛刺进行判断与定位的原理 ,论述了利用EDA工具消除毛刺的 3种方法与具体实现。通过实例分析表明 ,借助于功能强大的EDA工具 ,不仅可以在设计中十分方便地发现毛刺 ,而且可以精确定位 ,进而寻找消除毛刺的最佳方法和进行结果的验证。

基于FPGA的线阵CCD驱动时序及模拟信号处理的设计

为保证线阵CCD在图像测量中正常、稳定工作,必须设计出适合其工作的时序驱动电路。在分析TCD1501D线阵CCD驱动时序关系的基础上,通过分析CCD输出的图像信号[1],给出了内、外相关双采样的时序控制。最后,利用quartus7.2软件平台结合VHDL语言进行开发,对所需驱动脉冲进行仿真设计。仿真结果表明,该驱动电路简单、功耗小、成本低、抗干扰能力强,适用于设备小型化的要求。

基于FPGA的线阵CCD驱动时序发生器设计

在分析TOSHIBA公司的TCD1702C型线阵CCD驱动时序关系的基础上,结合现场可编程门阵列FPGA器件和VHDL硬件描述语言,采用QuartusⅡ3.0软件平台与仿真环境,设计了可调节曝光时间的CCD驱动时序发生器,并阐述了其逻辑设计原理。

基于FPGA的线阵探测器非均匀校正的实现

充分利用了FPGA的硬件资源,提出一种采用电路逻辑设计的FPGA来实现两点校正;利用FPGA中的浮点加法器、浮点除法器、浮点乘法器,以及内部RAM、ROM存储器,可以实时计算校正系数,然后对线阵红外探测器进行非均匀性校正,保证了校正精度。同时,充分利用FPGA并行处理能力强的特点,使系数、图像数据的读取在一个时钟周期内完成。

基于国产FPGA+DSP的接收机设计

在车载雷达接收机系统中,通常需要将接收到的数据进行处理与存储。基于国产FPGA+DSP架构的电路设计,接收机电路模块集成了AD采集和RSSD盘存储两个单元,实现了信号处理与数据存储于一体的功能,提高了接收机的集成度。该接收机已应用于某车载雷达系统中,实现了16位分辨率的100 MHz以下中频信号的AD采集与数据处理,能够存储高达2 TB容量的数据,极大提高了车载雷达接收机系统的数据处理与存储一体化性能,整个电路模块的功耗仅为8 W,器件全部实现国产,主要芯片均由笔者所在单位自主研发。

雷达检测波门的设计方法与原理

主要介绍了雷达检测波门总的设计方法与原理 ,以及用 FLEX10 K系列的 PLD进行雷达检测波门产生器设计的方法与原理。

一种基于新型真随机数发生器的大数据加密方法

为解决大数据安全性不足的问题,研究提出在现场可编程门列阵的基础上,设计一种融合了链式振荡环、触发器阵列以及异或门阵列的改进大数据加密方法。然后通过与L8M-LBE、R2S-LBE进行对比实验的方式对该方法进行验证。实验结果表明,改进加密方法的NIST测试通过率为97.5%,优于传统真随机数发生器。在加密硬件吞吐率测试方面,改进加密方法的吞吐率为1983.3Mbps,优于L8M-LBE与R2S-LBE。实验结果证明改进后的真随机数发生器加密性能得到了极高的提升,能够为大数据加密安全提供一个新的思路。

一种抗弱曲线故障攻击的SM2数字签名算法设计

SM2数字签名算法是中国版的椭圆曲线数字签名算法,尽管该算法的设计在数学理论是安全的,但在算法的具体实现时却容易遭受物理攻击。因此,加强SM2数字签名算法在实现过程中的抗攻击性具有重要意义。本文基于故障感染思想提出了一个针对SM2数字签名算法的抗故障攻击策略,通过改变算法中的标量运算操作,使得算法遭受攻击后故障将在签名过程中扩散,从而破坏攻击者利用错误签名快速检索签名私钥的条件。实验结果表明,此防御策略不仅可以抵御弱曲线故障攻击,还可以防御弱曲线故障和二次故障注入的结合攻击。此外,本文还将椭圆曲线算法中常用点检测抗故障攻击策略和本文提出的故障感染防御策略都在现场可编程逻辑列阵上实现,对两种策略的硬件面积开销、单次签名时间开销进行比较,结果显示,本文提出的策略在硬件性能上比基于点检测的策略更优越。

高频感应加热全数字锁相环的分析与FPGA实现

全数字锁相环存在非线性部件,传递函数难以表达。通过Z域分析法选择合适的参数,分析了触发器型全数字锁相环的工作原理,得出Z域闭环传递函数,并以此研究了锁相环的全局稳定性和稳态误差,提出了各参数的约束条件。采用Xilinx ISim仿真与FPGA逻辑器件验证相结合的方法实现了一种单相全数字锁相环,并给出实验结果。结果表明,该锁相环具有锁相范围宽、动态响应快和稳态误差小的特点,具有一定的应用价值。

基于FPGA与ARM的智能合并单元设计

针对智能变电站信息数字化、功能集成化、结构紧凑化的要求,分析了IEC 60044-8、IEC 61850-9-1/2标准对合并单元的定义,在此基础上设计了一种基于现场可编程门阵列(field-programmable gate array,FPGA)与高级RISC微处理器(advanced RISC machines,ARM)的智能合并单元。辅处理器FPGA负责多路数据的同步接收,并集成逻辑判别机制软件实现母线的并列运行和切换;主处理器ARM负责FPGA的实时控制并将采样值按IEC 61850-9-2标准通过以太网发送,采用预配置采样值控制块实现采样值传输模型的灵活定义,避免了制造报文规范(manufacturing message specification,MMS)映射的实现困难。试验结果表明了设计方法的可行性和正确性。

基于FPGA的实时图像采集与Sobel边缘检测

运用现场可编程门阵列(FPGA)的流水线和并行技术,构建灵活高速的可编程图像采集与预处理系统。利用基于Quartus II提供的参数可设置宏功能模块,实现了Sobel边缘检测算法,并实时显示边缘检测后的图像,获得了很好的边缘检测效果,缩短了开发周期。

基于FPGA的FFT算法实现

针对在现场可编程门阵列上实现快速傅里叶变换算法的问题,优化设计出一种完整的总体实现方案,并结合系统的研制,详细地分析了其内部各功能模块的工作原理,提出了采用空间换时间技术和流水线技术加快系统运算速度的方法.利用硬件描述语言Verilog HDL对各功能模块进行编程,再进一步利用ISE和Modem-Sim工具对其进行综合和仿真,并对仿真结果进行了分析和验证.实验果表明,设计完成的系统能够在保证运算精度和实现复杂度的同时,切实可行地完成设计的总体要求.

高速椭圆曲线密码协处理器的设计与实现

为提高椭圆曲线密码协处理器的性能,首先提出了一种改进的蒙哥马利模乘算法以及针对该算法的流水线结构,然后对椭圆曲线的点加和点倍计算流程进行优化,充分发挥模乘单元的流水线优势,使得协处理器计算参数为256 b的点乘只需要232 704个时钟周期.实验结果表明:在Cycloe Ⅱ EP2C35芯片上实现协处理器需要21000个基本单元,位长为256 b的点乘的计算性能达到1287次/s.

二相混合式步进电机SPWM细分驱动器的FPGA设计

设计了基于SWM的二相混合式步进电机细分驱动器,采用现场可编程逻辑门列阵(FPGA)来实现步进电机的细分控制。采用电流矢量恒幅均匀旋转细分法来实现步进电机恒转矩细分,并利用脉宽调制(PWM)技术来控制步进电机励磁电流。测试表明,该细分驱动器工作稳定,有效克服了二相混合式步进电机的低频振动和高频失步等缺点,提高了步进电机运行性能,有较好的实用价值。