基于蚁群优化算法的虚拟现场可编程门阵列部署策略

针对可重构密码资源池中,如何在最少的现场可编程门阵列(FPGA)上部署虚拟FPGA(vFPGA)的问题,结合FPGA的工作特点和应用场景的需求,在传统蚁群算法的基础上进行了优化,提出了一个基于蚁群优化(ACO)算法的vFPGA部署策略。首先,通过赋予蚂蚁资源状态感知的能力实现各个FPGA之间的负载均衡,同时避免频繁的vFPGA迁移;其次,设计预留空间,有效减少因为租户需求动态变化带来的服务等级协议(SLA)冲突;最后,对CloudSim进行功能扩展,使用合成的工作流进行仿真实验,对该策略性能进行评估。实验结果表明,所提策略可以在保证系统服务质量的前提下,提高FPGA资源利用率,减少FPGA使用量。

现场可编程门阵列参数化多标准高吞吐率基4Viterbi译码器

为了同时达到高性能和灵活性的目标,提出一种基于现场可编程门阵列的参数化多标准自适应基4 Viterbi译码器。译码器采用3~9可变约束长度,1/2、1/3可变码率,支持任意截断长度的纠错译码,并采用码字无符号量化、加比选单元设计优化和归一化判断逻辑分离策略优化关键路径设计,提高译码器工作频率。实验结果表明,该译码器能根据用户设定的参数改变结构,在多种通信标准之间实现动态切换;性能达到了541 Mbps,明显优于相关工作;对GPRS,Wi MAX,LTE,CDMA,3G等通信标准都取得了良好的误码性能,可满足多种通信标准的译码需求。

基于现场可编程门阵列技术的信道化测频方案

介绍现场可编程门阵列(FPGA)的原理和技术,在此基础上针对超短波跳频通信的特点设计并实现基于FPGA技术的信道化测频方案,用于对超短波跳频通信信号的载频进行检测,并分析该方案的硬件与软件设计。

基于现场可编程门阵列与Labview的脉冲电源控制系统设计

介绍了基于现场可编程门阵列(FPGA)的等离子体磁约束脉冲电源控制系统的设计与实现。该控制系统采用了虚拟仪器技术、嵌入式控制技术、串行通信技术、光电隔离技术等,提高了系统抗干扰性能以及可编程性,实现了多个脉冲电源模块开关器件间的逻辑互锁、参数设置以及远程监控等功能。控制系统具体由实验室虚拟仪器集成环境(Labview)编写的上位机界面、由硬件语言Verilog HDL 编写的下位机以及专用的光电隔离转换电路组成,用于实现多个脉冲电源充放电的时序控制。实验证明了系统在复杂电磁环境下,运行稳定,性能良好。

高速可编程网络创新实验设备设计与实现

面向下一代网络的新协议和体系架构研究是当前网络研究的重要组成部分,而基于实际设备的实验验证是证明研究结果正确性的主要途径。针对基于软件或传统网络设备的验证方式在有效性、灵活性等方面的不足,提出一种支持网络创新实验验证的高速网络硬件设备解决方案。该方案基于现场可编程门阵列设计,将控制平面与数据平面解耦合,同时采用高性能的网络与存储模块,满足网络创新实验对设备可编程、高性能、灵活管理控制等方面的需求。基于此方案设计并实现TNIP网络处理板卡。实验结果证明,该板卡支持高达16 Gb/s的网络通信,可以应用于复杂的网络创新实验。

基于USB总线的可编程函数发生器设计

函数发生器是工程测试、教学科研等领域中不可缺少的一种测试设备。采用符合USB2．0协议规范的CY7C68013A接口芯片，结合Cyclone系列FPGA的硬件描述设计方法，实现频率、相位等波形参数的快速调整。通过虚拟仪器技术使用计算机软件高效地计算和分析波形数据并通过通用串行总线（USB）向硬件模块传递。软硬件之间设计标准的通信接口，应用功能可按用户需求配置，满足了现代系统化测量方法的需求。实验结果表明，所设计的函数发生器能够实现任意形式信号发生的功能，而且方便易用，灵活实用。

众志和达借助赛灵思可编程方案打造数据存储新典范

赛灵思公司（Xilinx）宣布．北京众志和达信息技术有限公司采用赛灵思可编程解决方案，成功打造了行业首款基于先进的Storage—on-ChiP（芯片级存储）架构．全部利用赛灵思高速高集成FPGA（现场可编程门阵列）芯片实现全部功能的虚拟磁带库产品——suresave VTL5000。该产品将作为众志和达公司砸向企业级数据保护的旗舰产品，

基于虚拟可重构电路的演化硬件

针对演化硬件中高效的染色体编码问题，该文采用虚拟可重构电路（VRC）实现内进化方式的演化硬件。VRC是由可重配置功能块（CFB）组成的阵列，CFB之间通过多路选择开关电路建立信号传输通道。染色体可以对CFB的功能选择和多路选择开关状态直接进行编码，以此减少自身的长度。实例证明了该方法的有效性。

密码卡虚拟化技术研究与实现

密码卡是一种密码设备,位于网络安全平台的物理层,通过各种密码算法为上层应用系统提供加解密、数字签名等密码运算服务。从云计算安全方面考虑,密码卡需要具备高速运算的特点,并且需要通过虚拟化技术实现高并发性。密码卡作为输入/输出(Input/Output,I/O)设备面临的挑战是,如何在虚拟化的情况下获得良好的I/O性能并有效地共享I/O设备。目前I/O虚拟化技术的发展相对滞后,影响了虚拟机的整体性能。基于此,该文提出了3种密码卡虚拟化设计方案,实现了基于现场可编程门阵列(FPGA)的软件虚拟化密码卡和基于单根I/O虚拟化技术的硬件虚拟化密码卡。在实际应用中,虚拟化密码卡通过高速外设部件互连标准(PCI-E)总线内置于服务器中,具备高性能并且通过软件调度可以被多用户共享。结果表明,该技术可应用于金融、电信等信息安全领域,具备广阔的应用前景。

硬件加速器虚拟化

一般提供了虚拟化硬件加速的技术。在一些示例中,协同监管器组件可被配置为多路复用多个域的请求以在半虚拟化环境中访问诸如现场可编程门阵列（FPGA）、专用集成电路（ASIC）或相当的加速器的硬件加速器。超请求可用于硬件加速虚拟化,其中硬件加速模块同时加载对第一加速器应用的请求的数据的一部分和对第二加速器应用的另一请求的数据的一部分并且同时处理两个部分的数据。直接位于设备驱动器层上,协同监管器可以通过直接存储器访问（DMA）上下文切换来安排同时对硬件加速器的访问请求的部分。

基于模块化思想的FPGA综合实验项目设计

结合课程教学实践,针对传统可编程器件课程教学中的不足,提出了基于模块化思想的FPGA综合实验项目设计。该文从项目建设的总体思路、项目建设的内容等方面进行探索,着眼于提高学生分析、解决问题的能力和创新思维能力,激发学生的学习兴趣。实践证明,该项教学改革适应了当前技术发展的趋势,提高了学生的工程实践和创新能力。

数字信道化接收机高效结构的设计与实现

为了减少数字信道化接收机的硬件资源消耗,提高吞吐量,对实信号数字信道化接收机的结构进行了研究。对于实信号,提出新的信道划分方法,推导数字信道化接收机的数学模型,得到数字信道化接收机的高效结构。与一般的数字信道化接收机结构相比,该高效结构节省了硬件资源,减小了计算复杂度,提高了数字信道化接收机的吞吐量。测试结果表明,该数字信道化接收机高效结构的功能正确,性能稳定。

基于FPGA的模块化多电平换流器实时仿真建模与硬件在环实验

模块化多电平换流器（modular multilevel converter,MMC）实时仿真平台可用于工程投运前控保装置的开发和测试,具有重要的指导意义。实际工程中MMC每个桥臂由大量子模块级联组成,给实时仿真带来巨大挑战。该文设计一种基于现场可编程门阵列（field programmable gate array,FPGA）的MMC实时仿真建模方法,利用FPGA的并行特性实现MMC阀组的实时仿真计算,并将计算结果等值为RTDS小步长下的受控戴维南支路。将每个桥臂的子模块进行分组,每组通过FPGA流水线架构提高计算效率。通过与PSCAD/EMTDC下搭建的双端21电平模型在稳态、交直流暂态过程的仿真结果进行对比,验证所建FPGA模型的仿真精度,并与外接物理控制器进行硬件在环实验。实验结果表明,该模型可外接控制器,适用于系统级、阀级控制保护装置调试、大电网实时仿真等领域。

1.2 GSPS数字信道化接收机的设计与实现

在推导实信号数字信道化接收机高效结构的基础上,在硬件平台上完成了1.2 GSPS的16通道数字信道化接收机的实现。在FPGA实现中充分考虑了高速数据的可靠接收以及片内的数字处理速度和资源的优化,保证了系统良好的性能。实际中频测试结果表明,该数字信道化接收机的功能正确,性能稳定。

油/气两相流高速电容层析成像可视化系统

利用电容层析成像(electrical capacitance tomography,ECT)技术,设计了一套应用于油/气两相流检测的高速实时可视化系统。系统硬件采用基于现场可编程门阵列(fieldprogrammable gate array,FPGA)的全数字化数据采集及处理模块和USB通讯接口,可实现高速数据采集及传输;同时采用基于总变差正则化的图像重建算法重构被测介电分布,该算法具有较好的成像分辨能力和边缘保持性。实验表明,该系统重构图像具有较高分辨率和实时性,同时系统软件功能丰富、界面友好,可以满足实际应用对两相流可视化的要求。

基于可重构计算系统的矩阵三角化分解硬件并行结构研究

可重构计算系统成为加速计算密集型应用的重要选择之一.在众多受到关注的计算密集型问题中,矩阵三角化分解作为典型的基础类应用始终处于研究的核心地位,在求解线性方程组、求矩阵特征值等科学与工程问题中有重要的研究价值.本文面向矩阵三角化分解中共有的三角化计算过程,通过分析该过程的线性计算规律,提出一种适于硬件并行实现的子矩阵更新同一化算法及矩阵三角化计算FPGA(Field Programmable Gate Array)并行结构.针对LU矩阵三角化分解在并行结构模板上的高性能实现及优化方法开展了研究.理论分析表明,该算法针对矩阵三角化计算过程具有更高的数据并行性与流水并行性;实验结果表明,与通用处理器的软件实现相比,根据该算法实现的矩阵三角化分解FPGA并行结果在关键计算性能上可以取得10倍以上的加速比.

基于VHDL语言的参数化设计方法

随着FPGA制造工艺的不断进步,越来越多的应用可以在FPGA中实现。虽然用于FPGA设计的VHDL语言具有很好的可移植性,但是FPGA芯片的可用资源不尽相同,因此对设计的规模进行参数化才能实现设计的可移植及充分利用FPGA的资源。此外,同一算法在不同的应用领域中,也会需要对其规模进行改变。设计的参数化是指只需要对参数进行设定就可以自动生成相应规模设计的技术。首先提出了一种基于综合工具的VHDL参数化设计方法,其次以多路奇偶校验生成器为例,详细说明了参数化的基本过程,最后在HMMer的FPGA实现中应用所提出的方法,从而实现对运算单元数量的控制。所提出的参数化方法具有操作简单、代码变动小、无需要第三方代码支持等优点。实验表明,该方法是VHDL设计中成本小、效果好的参数化设计方案。

模块化多电平换流器电容电压平衡并行排序方法

针对模块化多电平换流器(MMC)存在的电容电压均衡问题,从实际工程出发,采用了一种基于现场可编程逻辑门阵列(FPGA)的并行全比较电容电压实时排序算法。基于RT-LAB在环半实物仿真平台进行了实验。结果表明,该算法实现了电容电压的排序并行处理,排序运算只需要4个时钟的运算时间,且运算时间不随桥臂子模块数量而变化,达到了实时性排序的效果。此外,该算法遵循了避免不必要的开关动作的原则,降低了器件的开关频率和开关损耗。

基于FPGA的模块化多电平换流器并行化控制器设计及实验验证

模块化多电平换流器(MMC)中数以千计的子模块(SM)给控制器计算带来很大负担。海量数据采集、复杂控制计算以及不同控制器间通信等因素导致整个控制链路延时较长,恶化系统动态特性,甚至导致并网后系统不稳定。设计了一种基于现场可编程门阵列(FPGA)的集成控制器,在单块FPGA板卡中实现MMC的全部控制策略。控制器充分发挥FPGA的并行特性,每种控制模块尽可能采用并行设计,并将相互独立的控制模块并行执行,以提高控制器的计算速度。基于RTDS平台进行了硬件在环实验,对所开发控制器进行功能验证。结果表明:所开发控制器链路延时短,响应速度快,可用于控制策略开发测试、控制参数调试等领域。

基于FPGA的AFDX虚拟链路层实现方法

航空电子全双工交换式以太网(AFDX)为航空电子设备之间的数据交换提供电气和协议标准。在研究AFDX虚拟链路层协议的基础上,提出一种基于现场可编程门阵列(FPGA)的AFDX虚拟链路层软件设计框架,给出基于FPGA的AFDX虚拟链路层发送模块和接收模块的设计与软件实现,应用结果表明,该设计框架可促进AFDX端系统的研发。