基于FPGA的秒表检定仪的设计

针对秒表检定规程已经更新和检定仪携带不便的问题,提出了一种基于FPGA的秒表检定仪设计方法。首先,该秒表检定仪的设计方法采用Verilog硬件描述语言,以QuartusⅡ为设计平台,采用模块化设计,利用FPGA的高时间精度,数码管驱动电路精准地动态显示计时结果,并且创新性地采用电/机转换装置为撞表机构,更精准地触发秒表,提高了检测被检秒表的准确性。其次,该秒表检定仪采用模块化设计,主要由分频模块、功能控制模块、计时模块、时间设置模块、位置设置模块、显示控制模块、舵机控制模块组成。系统采用自上而下的模块设计方法,并且本设计具有外围电路少、集成度高、可靠度强等优点。实验结果表明,该秒表检定仪测试数据时间精度高,能很好地检测秒表的计时准确性,并且携带非常方便。