基于柔性切换的交流接触器晃电保持方案

交流接触器广泛应用于低压配电系统。晃电会导致交流接触器触头释放,从而影响工业企业的安全生产。针对这一问题,目前主要采用晃电后接触器再启动和晃电保持两种方案。但这两种方案未考虑实际实现过程中交流接触器触头振动和冲击问题。因此,为解决抗晃电过程中接触器触头冲击问题,本文提出交流接触器柔性切换的概念,并基于柔性切换相位区间提出一种交流接触器晃电保持方案。该方案能够自适应地输出直流电压来保证不同容量的交流接触器在晃电过程中稳定吸合,同时能够避免晃电保持切换过程中接触器触头振动和冲击问题。通过实际装置实验,验证了该柔性切换方案的有效性。

基于MAX6361的掉电保持电路的设计

三星公司推出的微处理器S3C44BOX在嵌入式系统中得到了广泛应用,本文提出了由S3C44BOX、IS62WV25616BLL和MAX6361组成的掉电保持电路的设计原理,重点介绍了MAX6361微处理器监控电路的工作特性。此电路可实现电源监控、处理器复位、电源自动切换及掉电时的数据保持等功能.

PLC掉电保持电路的使用

本文介绍了 PL

MH-Ni电池荷电保持能力快速检测方法研究

分别采用50℃下搁置4天和常温下搁置28天两种不同方法检测了MH-Ni电池荷电保持能力,并对试验数据进行了方差分析,结果表明短期高温搁置法可以达到与常温搁置法同等的效果。

基于SiGe BiCMOS工艺的8 GS/s采样保持电路

为实现数字通信对高速模数转换器的要求,基于0.18μm SiGe BiCMOS工艺提出了一款8 GS/s采样率、6 bit的采样保持电路。电路采用全差分开环结构,利用射极跟随型采样开关实现了电路高采样率。采样开关中采用晶体管线性补偿技术,有效地提高了采样保持电路的线性度。输出缓冲电路采用级联结构实现高线性度,并提高了电路的驱动能力。测试结果发现,在采样模式下单端输入信号频率4 GHz、采样时钟频率8 GHz条件下,有效位数为5.4 bit,无杂散动态范围为37.6 dB,总谐波失真为37.5 dB,总功耗为450 mW,芯片尺寸为0.68 mm×0.68 mm。

基于0.18μm CMOS工艺的低功耗采样保持电路

基于0.18μm CMOS工艺设计了一款用于ADC前端的采样保持电路,电路采用输入缓冲器-采样开关-输出缓冲器三级结构实现。为提高采样保持电路的保持平稳度,设计了信号馈通和时钟馈通消除结构。为改善频率响应,设计了无源负反馈结构并研究了器件参数对电路性能的影响。仿真结果表明,该馈通消除结构能够提升保持阶段的平稳度,负反馈可将增益提升36 dB。该电路在800 MS/s采样率、122.6 MHz正弦波输入条件下,增益为0 dB,3 dB带宽为1 GHz,信号失真比为48 dB,有效位数为7.7 bit。最终版图面积为202μm×195μm,功耗为37.22 mW,实现了低功耗的设计目标。

一种40 GSa/s超宽带采样保持电路

基于0.7μm的InP双异质结双极晶体管(DHBT)工艺设计了一种超高速宽带采样保持电路。输入缓冲器采用Cherry-Hooper结构有效提升了电路的增益和带宽。时钟缓冲器采用多级Cascode结构提升时钟信号的带宽。芯片面积1.40 mm×0.98 mm,总功耗小于1.1 W。测试结果表明:电路可以在40 GSa/s采样速率下正常工作。电路的-3 dB带宽在采样态为24 GHz,在采样保持态为19 GHz。在采样保持态,当输入4 GHz、-6 dBm信号时,电路的总谐波失真(THD)低于-41.5 dBc,有效位数(ENOB)相当于6.6。时域测试波形在本文也有呈现。

160Msps双通道时间交织的采样保持电路设计

阐述一种双通道时间交织采样保持电路的设计,它是基于电源电压3.3V,0.13μm CMOS工艺,应用于12位160Msps双通道时间交织流水线模数转换器(ADC)中,改善型栅压自举开关被设计用来实现高的线性度。仿真结果表明,当采样速率为160Msps时,有效位数达到14.86bit,电源电流为17.3mA,无杂散动态范围达到96.2dB。

一种小型成形放大与峰保持电路

论述了一种小型化的成形放大(主放)与峰保持电路,主放成形时间常数分为0.5、1、2、3μs等4挡,放大倍数分×10、×100两挡,峰保持时间约6μs。电路主要采用通用集成电路构成,具有价格低、性能好和体积小的特点。

12位100MS/s ADC中采样/保持电路的分析与设计

设计了一种高性能的采样保持(S/H)电路,在1.8V的电源电压下,其性能满足12位精度、100MS/s转换速率的ADC的要求。设计中采用了一种新型的自举采样开关,提高了S/H电路的可靠性和线性度;对于高增益大带宽的运算跨导放大器OTA的带宽设计,在分析了主运放和辅助运放在带宽和相位裕度等方面的关系的基础上,提出了新的设计方法。仿真结果表明:S/H电路的差动输出摆幅达到了2V;对于输入为49MHz的正弦波,测得其信号噪声失真比达到了82dB,满足12位ADC的要求;整个电路的功耗约为20mW。

新型高性能脉冲峰值保持电路

本文介绍了两种新型跨导型脉冲峰值保持器，分别用于多丝正比室（ＭＷＰＣ）和复合晶体闪烁探测器（Ｐｈｏｓｗｉｃｈ）输出脉冲信号的形状和幅度分析。电路的跨导放大级采用跨导型集成运算放大器，使电路结构简单化，且性能优良可靠，能响应输入脉冲最小上升时间分别为５０ｎｓ（Ｐｈｏｓｗｉｃｈ）和５００ｎｓ（ＭＷＰＣ）的信号，在４０ｄＢ的动态范围内，两电路的积分非线性均好于０．１％，特别适用于空间γ射线观测。

一种高性能采样／保持电路的设计

设计了一种基于标准0.35μm CMOS工艺的高性能采样/保持电路。预充电技术和输出电容耦合技术的运用,降低了电路对运算放大器的要求,同时实现了低功耗。在Cadence Spec-tre环境下进行仿真,当输入信号为48.4375MHz、2Vpp的正弦波,采样速率为100MSPS时,该采样/保持电路的SFDR达72.3dB,THD为-65.2dB,分辨率为11位;在3.3V电源电压下,电路的功耗为27mW。

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.

30兆赫采样频率的采样-保持电路和减法-增益电路的误差分析及设计

介绍一种 1 0位分辨率、3 0 MHz采样频率流水线操作 A/D变换器中的 CMOS全差分采样 -保持(S/H)电路和级间减法 -增益 (SUB/GAIN)电路的设计。首先概述这种电路在流水线 ADC中的作用和工作原理 ,然后逐一讨论它的各种误差源对整体精度的影响。在此基础上通过理论分析和计算机辅助分析 ,完成电路的优化设计。最后用 HSPICE软件对优化后的电路仿真 。

一种具有采样保持功能的开关电容积分器

本文提出了一种开关电容积分器结构,运用增益提高技术的折叠式共源共栅放大器实现,可应用于具有采样保持功能的电路中.基于标准的65nm CMOS工艺,通过HSPICE仿真验证,结果表明,该积分器在采样相与积分相能保持相同电平,且对输入信号起到采样和保持作用,在输入信号的VPP=1.4V、频率为10kHz、采样频率为6.144MHz条件下,电路的THD为-112dB.

12位50 MHz流水线ADC采样保持电路实现

对采样保持电路进行研究,对增益提高的运算放大器进行2阶系统模拟,得到最佳设计参数;提出一种栅压自举开关电路结构;设计了一个用于12位50 MHz流水线A/D转换器的采样保持电路。采用SMIC 0.35 μm混合CMOS工艺,对整个A/D转换器进行实现。测试结果表明,采样保持电路完全满足设计要求。

一种低电压高精度125MHz采样/保持电路

介绍了一个低电压高精度的高速采样/保持电路。该电路的电源电压为1.8V,在125MHz频率时钟采样时,可达到10位以上的精度;采用栅源电压恒定的栅压自举开关,极大地减小了采样的非线性失真,同时,有效地抑制了输入信号的直流偏移;高性能增益自举的折叠式级联运算放大器减小了有限增益和不完全建立带来的误差。整个电路以0.18μmCMOS工艺库验证,功耗仅为11.2mW。

高性能CMOS采样保持电路的设计

设计了一种基于0.5μmCMOS工艺的高线性、高精度、高速的采样/保持电路.采用一种仅由4个PMOS管、一个电容和一个NMOS开关构成的新型双边信号采样开关,有效地提高了双边信号采样电路的线性度并减小了电路的噪声和失调.仿真结果表明:输入摆幅为1V的156kHz的双边信号,在10MS/s的采样速率下,其无杂散动态范围(SFDR)为120dB.

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC1.8V/3.3V0.18μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9dB,与传统自举开关相比,提高了16.3dB。

新型CMOS采样/保持电路的设计研究

讨论了目前各种先进的采样/保持电路结构,基于底极板(BottomPlate)采样技术和引导开关技术,设计了一种新型的全差分开关电容双采样保持放大器,有效地消除了电荷注入和时钟馈通效应,并保证了较高的单位增益频率、采样速率和信号建立时间。电路设计基于TSMC0.35μmCMOS工艺Bsim3模型,并采用Hspice工具对设计进行了仿真验证。