一种高速低功耗8 bit两步式SAR ADC的设计

近年来,随着5G通信技术以及物联网技术的兴起,人们对高速、低功耗ADC的需求日益增长,对其性能要求也越来越高,传统SAR ADC结构为实现高转换速度需要以降低转换精度为代价,目前同时实现高速度和高精度仍是其设计难点。为实现高性能SARADC设计,本文基于电压-时间混合域量化结构,采用2bits/cycle技术,以锁存器为辅,有效减小单个比较周期所需时长。采用级间冗余技术,通过数字逻辑提供0.5位冗余并使第2级时间域的量化精度提升0.5位。本文基于TSMC65-nmCMOS工艺进行电路设计,最终实现1GS/s采样率、8.5比特量化位数、功耗为3.6m W、SNDR为49.89dB,Fo M为14.1 fJ/conv.-step的高速低功耗SAR ADC的设计。