基于Vaq的高能效电容拆分结构DAC开关算法

提出了一种应用于逐次逼近型模数转换器(successive approximation register analog-to-digital converters,SAR ADC)的小面积高能效电容拆分结构DAC开关算法。在最后两个位转换周期中引入了第三参考电压Vaq(VREF/4),降低了开关能耗和电容面积。为了进一步降低开关能耗,除了第一、第二和倒数第二个位转换周期外,整个转换过程都采用了单边双电平开关算法。与单调结构开关算法相比,该开关算法能耗减少了98.45%,电容面积减少了75%。同时进行线性度分析,微分非线性(differential nonlinearity,DNL)和积分非线性(integral nonlinearity,INL)分别为0.324LSB和0.243LSB,验证了电容失配对ADC的精度影响很小。因此,文章所提出的DAC开关算法在能耗、电容面积和ADC精度之间具有很好的折衷性。

10 bit高速低功耗SAR ADC设计

基于TSMC40 nm工艺,提出一种高速低功耗逐次逼近型模数转换器。设计电路采用全差分结构,基于vcm-based电容拆分技术解决先进工艺下难以设计精准VCM电平和复杂逻辑的问题,采用double-tail动态比较器实现高速和低功耗,采用TSPC触发器设计SAR逻辑进一步提高速度和降低功耗,采用异步时序,通过环路自身产生比较器时钟,不需要外接时钟信号,降低设计复杂度。在150 MHz采样频率,1.1 V电源电压,奈奎斯特的输入频率下,对该设计进行仿真,仿真结果表明,SAR ADC的ENOB=9.93 bit,SNDR=61.6 dB,SFDR=78.6 dB。

应用于可穿戴式设备的超低功耗SAR ADC研究与设计

针对便携式可穿戴移动设备的低功耗要求,提出了一种超低功耗逐次逼近型(SAR)模数转换器(ADC)。所提出的SAR ADC在数模转换器(DAC)电容阵列中设计了改进型电容拆分电路来降低系统的功耗和面积;并采用双尾电流型动态比较器架构降低比较器功耗。采用0.18μm CMOS工艺对所提出的SAR ADC进行设计并流片。测试结果表明在1.8 V供电电压,采样率为50 k Hz的条件下,其有效位数为9.083位,功耗仅为1.5μW,优值55.3 f J,所设计的ADC适合于可穿戴式设备的低功耗应用。