改进型折叠式共源共栅运算放大器电路的设计

在套筒式共源共栅、折叠式共源共栅运放中,折叠式共源共栅运算放大器凭借较大的输出摆幅和偏置电压的较低等优点而得到广泛运用。但是,折叠式的这些优势是以牺牲较大的功耗、较低的电流利用率而换取的。本文以提高电流利用率为着手点设计了一种改进的折叠式共源共栅运算放大器,在相同的电压和负载下改进的折叠式共源共栅运算放大器能显著提升跨导、压摆率和噪声性能。仿真结果表明在相同功耗和面积的条件下,改进的折叠式共源共栅运算放大器的单位增益带宽和压摆率是折叠式共源共栅运放的3倍。

低压共源共栅电流镜的偏置电路

低压共源共栅电流镜由于大的输出阻抗、稳定的输出电流和较大的输出电压摆幅而广泛应用于模拟集成电路中,但是它需要额外的偏置电路来保证晶体管工作在饱和区。主流的偏置电路有三种结构:双输入型、倒宽长比型和自偏置型。详细分析每一种偏置电路的工作原理,给出电路设计要点及规则,并基于0.5μm BCD工艺和Spectre软件对它们进行输出特性、电源特性和温度特性仿真。仿真结果显示:双输入型和倒宽长比型结果基本一致;自偏置型虽需要更高的电源电压但更适用于低功耗电路。

具有反馈偏置的折叠共源共栅运算放大器

文章分析了基于传统偏置的折叠共源共栅运算放大器,提出了一种具有反馈偏置的折叠共源共栅运算放大器;在不降低运放其他性能指标的前提下,抑制了折叠共源共栅运放由于共模输入电平变化以及工艺失配而造成的尾电流源的电流变化,稳定了运放的直流工作点,提高了运放的共模抑制比。

折叠式共源共栅放大级的增益提升方法

折叠式共源共栅结构在折叠处引进的电流源降低了输出电阻,从而使增益大幅度降低。针对这一缺陷,论文提出的计思路是用电流镜代替折叠式,避免输出电阻的下降,从而使增益得到提升。分析和仿真表明,改进的结构能在保持功耗频响、芯片面积等各方面性能相同的情况下有力地提升了增益。

高增益CMOS折叠式共源共栅运算放大器的设计

运算放大器在模拟电路系统及数模混合信号电路系统中非常重要,是电路系统中的基础功能模块,对电路系统的各项性能指标实现起到关键性的作用。本文提出了一种高增益折叠式共源共栅(cascode)运算放大器。其输入端采用折叠式共源共栅结构,有效的提高了电路的增益和PSRR(电源电压抑制比)值。在0.18μm CMOS工艺下对电路进行了仿真分析,SPICE的模拟结果表明,该运算放大器的增益为110dB,单位增益带宽为74.3MHz,相位裕度为54.4°,CMRR为120dB,PSRR为84.6dB。

两级运放中共模反馈电路的分析与设计

在两级共源共栅CMOS运算放大器中,设计了一种新的共模反馈电路。这种电路克服了一般共模反馈电路存在的限制输出摆幅的缺点,在稳定电路直流工作点的同时,能有效提高电路的输出摆幅。通过对共模电路结构的分析,证明了其功能原理的正确性。基于0.18μm(3V)CMOS工艺库,用Hspice软件对电路结构进行了仿真验证。结果显示,电路低频增益达到120dB,功耗不到0.24mW。

一种基于新的偏置电路的低电压带隙基准电压源设计

通过设计带隙基准电压源中共源共栅电流镜的偏置电路以实现低电源电压工作。该偏置电路原理是利用一个始终工作在线性区的MOS管来使共源共栅电流镜的两个级联管均工作在饱和区边缘提高输出电压摆幅,从而降低电源电压。电路基于Chartered0.25μmN阱CMOS工艺实现,Hspice仿真结果与分析计算结果相符。基于这种偏置电路所设计的带隙基准电压源最低工作电压仅为2V,温度系数为12×10-5/℃,电源抑制在频率为1～10kHz时为-98dB,1MHz～1GHz时为-40dB。

一种片上集成低压高精度电流检测电路

提出了一种应用于电流模PWM DC-DC转换器的片上集成电流检测电路。它利用检测电阻和检测晶体管的结合,实现电感电流的检测;同时,在I-V转换电路中,运用结构简单的电流镜连接的共栅放大器实现反馈控制。在10～600mA电感电流范围内,都可以得到高精度的检测电流,最小检测误差为0.04%。该电路在VTHN=0.735V、|VTHP|=0.941V的0.5μm 1P2M CMOS工艺条件下,电路最低工作电压为1.5V。

一种变频器前端共磁芯无源滤波器

变频器的整流装置工作时,电网侧含有丰富的谐波电流,可利用无源滤波器降低入网谐波电流含量。文章提出了一种共磁芯电感设计方案,其网侧电感和变频器侧电感共用一个磁芯。与常规单独磁芯电感相比,该方案不仅降低了无源滤波器的成本并减小了体积,而且简化了吸收电路,在非低载工况下具有很好的谐波抑制能力和无功补偿效果;针对调谐支路,提出电流衰减系数概念,缩短了无源滤波器的开发周期,且无需仿真验证也能保证滤波器的性能。Matlab仿真和实测验证了理论的正确性。

一种高性能共模反馈CMOS运算放大器

介绍了一种具有高增益,高电源抑制比(CMRR)和大带宽的两级共源共栅运算放大器。此电路在两级共源共栅运算放大器的基础上增加共模反馈电路,以提高共模抑制比和增加电路的稳定性。电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真。结果显示,该放大器增益可达到101 dB,负载电容为10 pF时,单位增益带宽大约为163 MHz,共模抑制比可达101dB,电路功耗仅为0.5 mW。

低噪声无偏置电压-电流变换器

为解决电压-电流变换器电路的直流精度、噪声性能和交流性能间的矛盾,提出了一种直流部分与交流部分相对独立的电路结构.以两个对称的单晶体管共基组态放大器为交流变换单元,将交流输入电压变换为交流电流分量.一对匹配的精密恒流源电路分别为两个交流变换单元提供恒流偏置.将两个交流变换单元的输出电流叠加,抵消偏置电流,即可获得无偏置交流电流.该电路利用运放获得优异的直流性能,但运放位于交流回路之外.交流信号回路中只有晶体管和无源元件,从而同时实现了良好的噪声性能和高频性能.

RLC并联谐振电路的实验研究

RLC并联谐振电路在实际应用中非常普遍,而目前高校电子电路实验中关于RLC并联谐振电路的实验研究却很少。文中提出利用晶体管共射极放大电路构造一个压控电流源作为RLC并联谐振电路的电流源激励的方法,对RLC并联谐振电路的阻抗特性及其应用等进行研究。实验结果表明,该方法完全可行,适用于高校电子电路实验教学。

低电压模拟集成电路设计技术

以电池供电的模拟或A/D混合电子产品的广泛使用,要求设计出低电压模拟电路,以降低整机的功耗。文章简要介绍了五种适合模拟电路结构的低电压设计技术,比较了它们的优缺点和应用范围。

一种低功耗的高速光接收器跨阻前置电路设计

为了降低芯片面积和功耗,提出了一种10 Gbyte/s光接收器跨阻前置放大电路。该电路采用了两个带有可调共源共栅(RGC)输入的交叉有源反馈结构,其中的跨阻放大器未使用电感,从而减少了芯片的总体尺寸。该跨阻前置电路采用0.13μm CMOS工艺设计而成,数据速率高达10 Gbyte/s。测试结果表明,相比其他类似电路,提出的电路芯片面积和功耗更小,芯片面积仅为0.072 mm^2,当电源电压为1.3 V时,功率损耗为9.1 mW,实测平均等效输入噪声电流谱密度为20 pA/(0.1~10)Hz,且-3 dB带宽为6.9 GHz。

无电阻CMOS带隙基准电压源的设计

设计了一种高准确度无电阻的带隙基准电压源。该电路采用差分结构的电压传输单元来代替电阻,并且没有使用运算放大器,从而避免了运算放大器所带来的高失调和必须补偿的缺陷。电流源采用共源共栅结构,提高了电源抑制比。增加了启动电路,保证电路可以正常工作。在0.6μm CMOS工艺条件下,电路的各项性能指标采用Sm artSp ice进行模拟验证,结果表明有效温度系数可以达到6×10-6/℃,电源电压从3.8 V变化到5.5 V时,输出的基准电压波动不到3 mV。

5Gb/s光接收机前端放大电路的设计

利用SMIC0.18μm CMOS工艺设计了适用于同步数字光纤传输系统SONET OC-96(5Gb/s)的光接收机前端放大电路.跨阻放大器(TIA)采用全差分结构,利用震荡反馈技术和可调节共源共栅(RGC)结构来增加其带宽.限幅放大器(LA)采用有源电感反馈和改进的Cherry-Hooper以获得高的增益带宽积.HSPICE仿真结果表明光接收机前端放大电路具有92dBΩ的中频增益,3.7GHz的-3dB带宽,对于输入电流峰峰值从4μA到50μA变化时,50Ω负载线上的输出眼图限幅在550mV,核心电路功耗为60mW.

单片集成低静态电流低压差线性稳压器设计

设计了一款静态电流小、驱动能力大、环路响应快的单片集成低压差线性稳压器,重点介绍了误差放大器、补偿电路和瞬态响应增强电路的设计方法.误差放大器的输入管采用共源共栅结构,输出级采用推挽电路,可提高放大器的驱动能力;补偿电路使用共源共栅补偿方法,补偿电容约1pF,环路相位裕度大于60°;瞬态响应增强电路采用动态偏置结构,使稳压器输出电压的上过冲有明显改善,提高了瞬态响应性能.稳压器的输出不用接片外电容,在片内集成50-100pF的电容即可稳定工作.

部分耗尽型SOI CMOS模拟电路设计研究

介绍了部分耗尽型 SOI MOS 器件浮体状态下的 Kink 效应及对模拟电路的影响。阐述了 4 种常用体接触方式及其他消除部分耗尽型 SOI MOS 器件 Kink 效应的工艺方法,同时给出了部分耗尽型 SOIM O S F E T 工作在浮体状态下时模拟电路的设计方法。

一种新型CMOS误差放大电路的设计

设计了一种采用带隙输入结构的误差放大电路,其带隙基准电压由电路内部产生,第二级共源共栅电路产生高增益。电路在产生带隙基准电压的同时也能检测反馈电压的变化,从而简化了电路结构,降低了静态功耗,节省了芯片面积。设计工艺采用BCD 0.6-μm BICMOS,文章的最后给出了仿真结果。此误差放大电路的低频增益达到68dB,相位裕度为63度,带宽高达82MHz。此电路已应用到DC-DC变换器芯片设计项目中。

一种10位160MS/s采样保持电路的设计

设计了一种用于流水线型A/D转换器的10位160 MS/s CMOS采样保持器。电路采用电容翻转式结构,以及运用增益提高技术(gain-boosting)的折叠式共源共栅放大器,以满足高速、高精度的要求;优化采样电容和运算放大器指标,以保证噪声容限和线性指标;优化辅助运放,从而保证运放的稳定性。HSPICE仿真结果表明,在78.83 MHz输入信号、160.34 MHz工作频率下,输出信号的无杂散动态范围为77.3 dB。