一种16位电流舵DAC的高精度前台校准方法

基于28 nm CMOS工艺,采用一种高精度的前台校准技术设计了一款16 bit电流舵数模转换器(Digitalto-analog converter,DAC)电路。该前台校准算法对16 bit数据对应的所有电流源进行校准,并且使用的电流源只有两种大小,降低校准难度的同时也提升了校准的精度。该校准电路引入了两种校准补充电流,分别用于温度和输出电流变化引起电流源失配的补偿,进一步减小了DAC电流源的失配,有效提高了DAC的整体性能。采用校准后,在-40~85℃温度范围内,微分非线性≤0.8 LSB,积分非线性≤2.0 LSB,200 MHz输出信号下无杂散动态范围≥75.3 dB。该校准方法提高了DAC的温度稳定性。

一种用于电流舵DAC的SDR校正技术

提出了一种基于电流舵DAC的SDR校正技术。首先采用拆分电流源的方法,增加了待校正电流源的个数。然后采用动态组合的方式,减小了电流源的失配误差,提高了DAC的静态与动态性能。与DMM校正技术相比,该SDR校正技术具有更小的残余误差、更好的静态与动态性能。采用40nm CMOS工艺实现了一种14位200 MS/s的电流舵DAC,并进行了仿真。结果表明,通过数字校正,该DAC的INL与DNL分别从1.5LSB和0.5LSB降低到0.33LSB和0.25LSB,SFDR在整个Nyquist带宽内均大于70dB。

一种12位500 MS/s电流舵DAC的设计

基于中芯国际SMIC0.18μm标准CMOS 1P6M工艺,在Cadence EDA平台下设计完成了一款12位、采样率500 MHz的电流舵DAC。电路主体结构采用5+3+4的分段方式,其中模拟部分采用3.3 V电源供电,数字部分采用1.8 V供电,满量程电流20 mA,单端负载为25Ω,在时钟信号500 MHz、输入信号1.586914 MHz的条件下,测得SFDR为91 dB,电路的INL为±0.25 LSB、DNL为±0.15 LSB,整体功耗为75.6 mW。

一种10 bit 50 MSps分段式电流舵DAC设计

本文基于40 nm CMOS工艺,设计了一种10 bit 50 MSps的DAC,该DAC内嵌于一款4 GSps 12 bit的ADC核内进行非线性校准的工作.DAC电路的主体为分段式结构,高6位和低4位分别为温度计码和二进制码.本文提出一种利用模拟电路来进行二进制码转温度计码的设计,可以有效的提高DAC的INL及减小译码电路版图的面积.为了减小因版图布局而引起的失配误差,电流源阵列采用Q2 Random Walk布局.版图后仿的结果显示,在1.8V电源供电下,DAC的DNL和INL的最大绝对值分别为0.04 LSB和0.015 LSB.当仿真时的输出信号频率为0.098 MHz时,DAC的SFDR为73.5 dB.

一种13.22 fJ 12位200 MS/s电流舵DAC

采用55 nm CMOS工艺,设计了一个12位电流舵DAC。根据Matlab建模结果,确定电流舵DAC采用"6+3+3"的分段结构,这种分段结构使得版图面积和微分非线性(DNL)均较小;共源共栅电流源有效提高了电流源的输出阻抗;开关结构中的MOS电容减小了信号馈通效应的影响;与电流源栅端相连的电容稳定了电流源的偏置电压。基于以上特点,在未采用静态和动态校准技术的情况下,电流舵DAC能得到较好的性能指标。后仿真结果表明,采样率为200 MS/s、输入信号频率为1.07 MHz时,在25℃、TT工艺角下,该DAC的无杂散动态范围(SFDR)为78.62 dB,DNL为0.5 LSB,积分非线性(INL)为0.8 LSB。该电流舵DAC的电源电压为1.2 V,功耗为18.43 mW,FOM为13.22 fJ。

用于高速DDS中电流舵DAC的基准电流源设计

介绍一种用于高速DDS中电流舵DAC的带隙基准电流源电路,在传统带隙基准源电路的基础上将产生ΔVBE的两个三极管基极相连,使用两个运放分别将其集电极与基极钳至于相同电位,在保证三极管处于饱和区的基础上消除传统基准电路中由运放失调带来的误差VOS,通过温度补偿电路,补偿VBE与温度T的非线性项。电路采用0.18μm的深N阱1P5M工艺,选用NPN型三极管,仿真结果表明tt条件下基准电压输出温漂系数≈10×10-9/℃,基准电流输出温漂系数≈10×10-9/℃。

一种用于电流舵DAC的开关顺序优化技术

提出了一种用于电流舵DAC的开关顺序优化技术。首先,将高位电流源阵列拆分成四个部分并位于四个象限中,在每个象限中采用开关顺序优化技术消除电流源阵列由PVT变化而带来的二阶梯度幅值误差;其次,对开关顺序优化后的电流源阵列根据幅值变化进行排序并重组,形成最终的电流源及开关顺序,消除了一阶梯度幅值误差和其他残余误差。与常规开关顺序优化技术相比,该技术能更有效地降低幅值误差,提高了DAC的静态性能。为了验证提出的开关顺序优化技术,基于40 nm CMOS工艺制作了一个12位200 MS/s采样频率的电流舵DAC。测试结果表明,实施开关顺序优化技术的DAC的INL、DNL分别从0.63 LSB、0.37 LSB降低到0.54 LSB、0.25 LSB。

基于高精度电流源的10bit电流舵DAC

文中设计了一款10 bit 250 MS/s的电流舵数模转换器(DAC),通过在DAC中引入阻抗增强型共源共栅电流源结构来提升DAC静态性能。整体电路采用了分段式电流舵结构,高6位为温度计码,低4位为二进制码。基于SMIC 28 nm CMOS工艺,对所设计的DAC进行了仿真验证,结果表明,在0.9 V电源电压下,DAC的积分非线性误差和微分非线性误差的最大绝对值分别为0.06 LSB和0.01 LSB;在输入频率为1.0875 MHz,采样速率38.4 MS/s时,DAC的无杂散动态范围为65.3 dB;与传统相同性能的电流舵DAC相比,电流源单元的面积减少了约75%。

两种扩展电流舵型DAC位数的结构的设计

分析了电流舵型数模转换器(DAC)通过增加一路电流以扩展位结构,其最大弊端是降低了原DAC的静态误差参数。并以此提出了电阻分压扩展结构与电容分压扩展结构。这两种结构能在不影响原DAC静态误差参数的情况下以面积与功耗或者速度的代价扩展DAC的位数,提高其精度。基于IBM0.18μmCMOS工艺模型,在Spectre下对两种结构进行仿真验证,结果与理论推导相符。

一种带电流源校准的16 bit高性能DAC

设计了一种带电流源校准电路的16 bit高速、高分辨率分段电流舵型数模转换器(DAC)。针对电流舵DAC中传统差分开关的缺点,提出了一种优化的四相开关结构。系统分析了输出电流、积分非线性和无杂散动态范围(SFDR)三个重要性能指标对电流舵DAC的电流源单元设计的影响,完成了电流源单元结构和MOS管尺寸的设计。增加了一种优化设计的电流源校准电路以提高DAC的动态性能。基于0.18μm CMOS工艺完成了该DAC的版图设计和工艺加工,其核心部分芯片面积为2.8 mm^2。测试结果表明,在500 MHz采样速率、100 MHz输入信号频率下,测得该DAC的SFDR和三阶互调失真分别约为76和78 dB,动态性能得到明显提升。

0.18μm 1.8V 10bit 100MS/s CMOS电流舵D/A IP设计与验证

基于GSMC 0.18μm CMOS工艺,采用曲率补偿带隙参考电压源和中心对称Q2随机游动对策拓扑方式的NMOS电流源阵列版图布局,实现了一种10 bit 100 MS/s分段温度计译码CMOS电流舵D/A转换器。当电源电压为1.8 V时,D/A转换器的功耗为10 mW,微分非线性误差和积分非线性误差分别为1 LSB和0.5 LSB。在取样速率为100 MS/s,输出频率为5 MHz条件下,SFDR为70 dB,10 bit D/A转换器的有效版图面积为0.2 mm2,符合SOC的嵌入式设计要求。

面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计

针对高帧率CMOS图像传感器的应用需求,提出一种结合逐次逼近型(Successive Approximation Register,SAR)和单斜坡(Single Slope,SS)结构的混合型模拟数字转换器(Analog to Digital Converter,ADC)。该ADC的分辨率为12位,其中SAR ADC实现高6位量化,SS ADC实现低6位量化。该ADC采用了全差分结构消除采样开关的固定失调并减少非线性误差,同时在SAR ADC中采用了异步逻辑电路进一步缩短转换周期。采用110 nm 1P4M CMOS工艺对该电路进行了设计和版图实现,后仿真结果表明,在20 MHz的时钟下,转换周期仅为3.3μs,无杂散动态范围为77.12 dB,信噪失真比为67.38 dB,有效位数为10.90位。

一种基于0.35μm CMOS工艺的14位100MSPS DAC设计

基于 TSMC 0 .3 5μm CMOS工艺设计了一种工作电压为 3 V/ 5 V的 1 4位 1 0 0 MSPS DAC。 1 4位DAC在 5 0 Ω负载条件下满量程电流可达 2 0 m A,当采样速率为 1 0 0 MHz时 ,5 V电源的满量程条件下功耗为1 90 m W,而 3 V时的相应功耗为 45 m W该 DAC的积分非线性误差 ( IN L )为± 1 .5 LSB,微分非线性误差( DN L)为± 0 .75 LSB。在 1 2 5 MSPS,输出频率为 1 0 MHz条件下的无杂波动态范围 ( SFDR)为 72 d Bc。

一种跟踪温度的电流源失配前台校准技术

提出了一种应用于超高速D/A转换器电流源失配的前台校准技术。设计了两个校准子DAC,其分别提供的校准电流用以补偿电流源失配的两大组成部分,每一个校准DAC具有与其对应的失配部分同样的温度特性。因此,总校准电流可以自动跟踪温度的变化。两个校准子DAC采用两个不同的偏置电流替代不同的温度,再经设计的校准算法获得校准数码。该校准方案可有效减少校准时间,提升前台校准的温度稳定性。基于标准65 nm CMOS工艺设计的16位12 GS/s电流舵D/A转换器验证了这项前台校准技术。测试结果表明,模拟输出为1 GHz时,该DAC的SFDR达到65 dBc;通过校准后,在-55℃~125℃范围内,DNL的变化率小于8%,INL的变化率小于5%。相比其他同类校准技术,该校准技术能获得更好的温度稳定性。