基于28 nm RRAM的可重构真随机数发生器

基于阻变存储器(RRAM)电流饥饿型环形振荡器的真随机数发生器(TRNG)方案,提出交替读写的操作模式,优化熵源重构机制.针对现有RRAM在多操作周期下跨导线性化问题,提出熵可配置电阻窗口钳位电路.通过减小电阻窗口获得RRAM非线性的最大化,所提电路能够有效避免RRAM出现过度置位、过度复位的现象,保证熵源稳定性.基于UMC 28 nm HKMG工艺对TRNG进行流片.输出数据统计性测试结果通过了NIST SP800-22所有测试集的真随机数标准测试.检测结果表明,在高斯分布的95%置信区间,所有统计数据的自相关函数值均落在-0.003~0.003,输出序列具有良好的随机性.

用于微处理器时钟同步PLL的VCO设计

研究了一种用于微处理器时钟同步PLL的高带宽低噪声的压控振荡器（VCO），该VCO采用了交叉耦合的电流饥饿型环形振荡器，通过改善其控制电压变换电路，大大拓宽了压控增益的线性范围，消除了振荡器对控制电压的影响，降低了输出时钟的相位噪声。基于CSMC 3．3V0．35μm CMOS工艺的仿真结果表明，取延迟单元沟道长度为1μm、中心频率为365MHz时，压控增益为300MHz／V，其线性区覆盖范围是30～700MHz，在偏离中心频率600kHz处的相位噪声为-95dB／Hz，低频1／f噪声在-20dB／Hz以下。该VCO可以通过适当减小延迟单元沟道长度来拓宽压控增益线性范围。

用于以太网物理层时钟同步PLL的VCO设计

研究了一种基于以太网物理层时钟同步的高带宽低噪声压控振荡器（VCO），该VCO采用交叉耦合的电流饥饿型环形振荡器，通过级联11级环路电路和改善其控制电压变换电路，优化了VCO的输出频率范围以及降低了输出时钟的相位噪声，完全满足以太网物理层芯片时钟电路的性能指标。基于TSMC3．3V0．25μmCMOS工艺的仿真结果表明，中心频率为250MHz时，压控增益为300MHz／V，其线性区覆盖范围是60～480MHz，在偏离中心频率600kHz处的相位噪声为-108dBc。

一种新的2.45GHz频率综合器设计与实现

提出了一种新的基于数字FLL的高速、低功耗2.45GHz频率综合器结构,它由鉴频器、数字控制电路、电流控制振荡器组成.它采用高速鉴频器对振荡器输出信号计数实现鉴频,数字控制电路根据鉴频结果调节振荡器输出信号频率来实现输出信号频率与目标频率的锁定.高速分频器基于异步计数结构,降低了内部模块工作频率,使得系统性能稳定;数字控制电路采用逐次逼近算法,使得锁定速度快;基于差分电流饥饿延迟单元的电流控制振荡器采用电流-电容双控模式,使得输出频率调节范围宽、精度高.该电路结构简单,易于实现,版图面积为13 200μm2.在0.18μm工艺下,仿真结果显示,其锁定时间为14μs;输出频率调节范围为1~4.5GHz;输出频率锁定2.450GHz;功耗为4.622mW.