65nm工艺下百万门级芯片的物理设计

随着集成电路工艺的发展,集成电路后端物理设计变得越来越复杂,遇到了很多新的挑战。本文介绍了一款65nm工艺百万门级芯片的物理设计过程,论述了在布局规划、电源网络规划、时钟树设计、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端物理设计效率和芯片的良率。

片上系统设计时的功耗完整性

针对当今复杂片上系统(SOC)设计时,功耗完整性问题的复杂性和重要性,根据在深亚微米工艺制程下复杂片上系统设计时,对功耗完整性的特殊要求,对电源网络规划、设计和分析的概念和方法作了概括性的介绍和研究,并且结合具体芯片设计的实践,提出了一些具体的方法和技巧,从方法学的角度上对功耗完整性问题作了研究和探讨,能有效提高片上系统电源规划的效率和质量,保证功耗的完整性。

一种130nm工艺芯片的后端版图设计

芯片后端设计采用Synopsys公司Astro工具进行自动布局布线，芯片物理验证使用Mentor Graphics公司Calibre进行版图的DRC／LVS等检查，最后使用Star-RCXT进行寄生参数提取并将抽取的网表用于门级与晶体管级的混合后仿真验证。采用SMIC0．13岬1P8MCMOS工艺，在2．5mm×2．8mm芯片尺寸内完成了一款专用的、工作频率为100MHz的芯片的后端设计，流片后经过测试应用验证，芯片的功能及性能完全满足用户要求。