多载波CDMA系统中的频域线性相位内插算法

多载波CDMA系统结合了正交频分复用(OFDM)技术和CDMA技术的优点,自1993年提出以来就受到了广泛的重视。本文主要讨论载波频偏对连续OFDM符号的影响,提出了一种新的频域线性相位内插算法来估计信道响应,以对抗载波频偏对连续OFDM符号引起的相位旋转。理论分析和仿真试验都证明我们提出的算法能有效减少载波频偏对系统性能的影响。这种新算法适用于使用导频信号块状分布的多载波CDMA系统或OFDM系统。

小数N频率合成器中模拟相位内插模型设计

介绍了小数N频率合成器中模拟相位内插技术,分析了小数分频产生的尾数调制、剩余相差和相位误差补偿模型.给出了补偿技术应用于小数N频率合成器中的方法、实际应用中的关键点以及模拟相位内插实验结果.

全相位内插交错采样超分辨率融合

利用超分辨率重建技术可提高图像的空间分辨率,但是低分辨率图像序列的配准精度直接影响超分辨率重建的效果。如果能在现有硬件设备的基础上,通过合理安排CCD线阵对图像进行错位,就能对图像间的子像素位移进行精确控制,消除运动参数估计对图像超分辨率重建的制约,从而提高图像的空间分辨率。对超模式影像所代表的交错采样图像的超分辨率重建进行了研究,基于全相位滤波理论,构造了具有交错采样结构的全相位内插滤波器,并将其用于交错采样图像超分辨率内插融合。为交错采样图像超分辨率重建提供了快速、实用且性能优异的高分辨率图像初始估计,大大提高了图像超分辨率重建质量。

基于二维多相位内插器的视频格式转换方法及其IC实现

1 引言电视信号依据其扫描参数、幅型比及分辨率、存在多种视频图像格式另一方面,显示器件的类型也多种多样,除了传统的CRT扫描电视显示器外,出现了大量的诸如PDP、LCD、DLP及LCOS等数字平板或投影显示器,它们各自都有特有的最佳显示格式。如此众多的视频格式虽然方便了视频应用在各个专业领域的快速推广。

基于相位内插的小数分频器

为了实现真小数分频,设计一种高移相精度、高线性度、低功耗的,与CMOS集成电路工艺兼容的360°相位内插电路。基于SMIC 55 nm CMOS工艺进行电路及版图设计,Cadence软件仿真结果表明:频率为2.4 GHz正弦信号在1.2 V供电电压下,其相位内插精度小于2 ps;输入信号幅度为20 mV时,输出信号幅度可达98 mV,具有较小的相位误差与良好的增益和线性度。相位内插器、相位控制器与整数分频器共同构成小数分频器,实现真小数分频,当输入信号频率为2.4 GHz,整数分频为4,小数位为0.246时,可实现对输入信号的3.754分频,仿真输出信号平均频率为638.96 MHz,误差为0.36 MHz。

高速低压模拟相位内插器的设计

设计了一种应用于高速时钟数据恢复电路的低压模拟相位内插器.时钟输入管和电流产生管采用隔离设计,降低了输入时钟电平变化对尾电流的影响;在输入端和输出端增加了整形电路,可有效提高相位内插器在低电压和高频工作环境下的线性度.基于TSMC 90 nm CMOS工艺进行设计,仿真结果表明:该相位内插器在1.2 V工作电压和最大90°相位差的输入时钟下,工作频率达到1.25 GHz,相位内插精度小于±10 ps,具有良好的线性度.

基于下采样和全相位DCT内插的WDCT-JPEG块编码

卷曲离散余弦变换(WDCT)通过频率卷曲使变换后的信号能量分布更适合于图像压缩编码。为了提高低比特率图像压缩编码性能,在WDCT中引入基于下采样和全相位延拓DCT内插编码框架。实验结果表明,不论是峰值信噪比还是主观效果,提出的基于下采样和全相位DCT内插的WDCT-JPEG算法在低比特率下编码性能显著提高,方块效应明显减少。

应用于时钟发生器的小数分频电路设计

随着集成电路技术的迅猛发展,小数分频频率综合器已经广泛应用于通信系统中;芯片内对于时钟信号的稳定性以及分辨率的要求也越来越高,提高时钟信号的稳定性和分辨率是目前时钟发生器研究的重点。本文提出了一种高分辨率,高稳定性的小数分频器。首先依据延迟锁相环(DLL)实现小数分频的优势,提出了具有16位时钟输出的DLL结构,其次对比有源移相器实现相位内插的传统方法,提出了一种新型相位内插电路结构,最后结合数字算法控制单元控制DLL以及相位内插器电路,最终实现了输出稳定具有1/28分辨率的时钟信号。本设计采用中芯国际(SMIC)130nmCMOS工艺,电源电压为1.2V,输入信号时钟频率为200~400MHz。在200MHz输入频率下,整数分频为3,小数位为0.9375时,可实现对输入信号的3.9375分频,仿真输出平均分频为3.93778,频率误差在有限仿真时间和有限仿真精度内基本与设置的分频比基本一致。

射频频率捷变信号发生器的设计方案及关键技术讨论

本文介绍了一种射频频率捷变信号发生器的设计方案和工作原理,讨论了模拟相位内插(API)、延时鉴频器、锁频环、单环频率合成和频率快速跳变等关键技术。这对于高纯频率捷变合成信号源和军用数字通信设备中频率合成器的设计具有重要意义。本文提出了高精度实用化的API模型,包括实际运用中的模型细节和实现方法,实现了具有延时鉴频技术的单环500MHz^1000MHz频率合成器的设计。采用本文研究的API内插模型,小数分频的尾数调制寄生谱可以抑制到相位内插信号准确地匹配相位误差的程度。通过精密DAC的运用和精心设计相位检波器和取样器线路,尾数调制达到约75~80dB的抑制。采用延时线鉴频技术可以在500MHz^1000MHz单环频率合成器中获得15~20dB的相噪改善。设计结果满足移动通信系统、频率捷变,电子对抗和相噪等领域的测试需求。

一种用于TOF激光雷达的多通道时数转换芯片设计

时间数字转换器(Time-to-Digital Converter,TDC)是一种将连续时间信号转换为数字信号输出的器件,是飞行时间(TOF)激光雷达中的关键部件。在利用计数器粗采样和多相位内插细采样的传统结构上,设计了一种基于相位内插的双级粗细结合型时间数字转换电路,并增加了双回波接收通路来接收多脉冲回波信号,在此基础上设计了一款17通道多路TDC系统芯片。芯片采用CMOS 0.11μm工艺设计,版图面积为0.6mm×3mm。后仿真结果显示,在1.2V电源下其功耗小于100mW,单输入精度平均值为51.7ps,动态范围为3.4μm,且线性度良好。该TDC芯片适用于飞行时间脉冲激光雷达的信号计时。

应用于时间数字转换器的补偿校准算法及电路

文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路,通过该电路能有效地解决由于亚稳态和PVT(process,voltage and temperature)因素变化引起的TDC的采样错误,并且不需要额外的计数器、锁频电路或基于统计方法学的复杂结构。基于该方法的TDC电路采用CMOS 0.110μm工艺设计实现,版图面积仅为380×140μm^(2),在1.2 V电源下功耗为4.2 mW。仿真结果表明:系统分辨率为104 ps,最大微分非线性(differential nonlinearity,DNL)和积分非线性(integral nonlinearity,INL)分别为0.3、2.5 LSB,证明依据该算法的TDC电路具有良好的时间精度和线性度。

高精度回波飞行时间测量方法及实现

分析了高精度数字时间间隔测量方法的优缺点,提出一种脉冲计数与相位延迟内插相结合的新型时间测量方法。由脉冲计数法保证大的动态测量范围,并设计双边沿计数器提高脉冲计数法的测时精度,降低计数量化误差。通过n次相位延迟内插将测时分辨率提高到量化误差的1/2n.在Xilinx Virtex 5平台上实现了参考时钟16次相位延迟内插与脉冲计数相结合的飞行时间测量系统,测试结果表明,基于FPGA的高精度回波飞行时间测量方法得到的测量误差能优于55 ps.

基于外辐射源的双基地雷达直达波干扰对消研究

利用外辐射源对目标探测是目前电子对抗研究的一个热点,因为该体制雷达具有良好的“四抗”性能。首先对该体制雷达对目标进行有效探测的难点——直达波干扰进行了讨论;然后提出了基于幅度动态补偿和分数内插的相位动态补偿技术来实现对直达波干扰抑制方法;最后利用一个基于FM广播照射源的实验系统采集的数据进行仿真,验证了该方法的有效性。

DDS杂散抑制技术的研究与应用

介绍了近年来DDS杂散抑制技术的发展,研究了相位抖动法、混合式频率合成技术和相位内插法的原理与应用.并采用混合式优化法设计出一种性能较优良的频率合成器,其频谱纯度较高并可实现数字扩频.

基于二维APDCSF的列率子带特征编码方法

提出了一种子带编码的新方法.该方法利用二维全相位离散反余弦列率滤波器(APDCSF)对图像进行子带分解;对于低频子带图像采用直接斜交多重亚采样和基于全相位离散反余弦列率滤波器(APDICSF)的多重旋转内插恢复,而对高频子带图像利用直方图自动阈值化提取如边缘和线等特征的图像元;根据各个子带的图像元的特征分别进行编码压缩,解压缩后利用凸集投影重建原始图像.该方法消除了传统的离散余弦变换(DCT)编码的方块化效应,与基于小波变换的子带特征编码方法相比,计算复杂度小,压缩率高,主观视觉性能好,对于灰阶图像可达到0.1～0.3 bpp,特别适用于低比特率图像压缩.