应用于0.5~12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计

文中采用28 nm CMOS工艺,设计了一款应用于半速率CDR电路中的相位插值器。该插值器采用锁相环提供的正交参考时钟,通过编码控制的DAC电流源调整电流权重控制输出相位,一个周期内可实现128次相位插值。为了提高接收器在多通道、多协议的性能,提出了输入时钟整形电路对斜率进行调节,提高了线性度。仿真结果表明,插值器在6.25 GHz工作频率下线性度良好,微分非线性(DNL)最大不超过1 LSB,积分非线性(INL)最大不超过2 LSB,实现了高线性度、宽频率范围的设计目标。

一种基于斜率-电阻相位插值的低功耗十倍频电路

基于65 nm CMOS工艺设计了一种低功耗低成本十倍频电路。在1.2 V电源电压下,电路功耗小于0.53 mW。提出了一种低复杂度的5段斜率-电阻相位插值方法,通过对四路正交斜率信号进行电阻相位插值,在8 MHz到24 MHz的输入频率范围内,实现了可重构的十倍频电路。该电路结构简单,仅包含正交方波信号发生器、斜坡信号发生器和提出的5段斜率-电阻相位插值器,可用于低功耗、低成本的倍频场合,且具有可接受的频率偏差。在输入频率为16 MHz,输入功率为-2.0 dBm时,电路输出功率为-12.9 dBm,倍频效率为4.40%。

适用于连续数据速率CDR的相位插值器研制

通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗。芯片采用Charterd 0.13μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW。

用于CDR电路的相位插值选择电路设计

时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现。在SMIC0.18μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限。

一种基于相位插值器的低抖动串行链路接收器

为了提高接收器在多通道和多协议应用中的性能,提出了一种基于高线性度相位插值器的低抖动串行链路接收器。采用环形压控振荡器锁相环提供参考时钟,通过数字滤波器控制相位插值器调整采样时钟相位从而完成低抖动的数据恢复。整个接收器在65 nm CMOS工艺平台实现流片验证,单通道接收器的面积为320μm×685μm。测试结果表明,接收器工作在3.125 Gbit/s时,引入的总抖动仅为11.3 ps;电路采用1.2 V供电,功耗仅为21 m W;在PCIE,FC和SRIO三种协议规定的1.062 5-3.125 Gbit/s数据率下,收发器的误码率均小于10-12。

时钟数据恢复电路中相位插值器的分析和设计(英文)

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mW,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.

时钟数据恢复电路中的线性相位插值器

针对时钟数据恢复电路(CDR)中相位插值器的非线性使得时钟抖动增大的问题,提出了一种基于非等值电流源阵列的线性相位插值器。根据插值器输出时钟相位与尾电流权重的反函数关系,在传统相位插值器的基础上调整尾电流阵列中每个电流源的设计比例,并将控制管用作共栅管来提高电流源的匹配度和稳定性,从而实现了输出时钟相位与控制信号的线性关系,提高了CDR的调节精度并降低了恢复时钟的抖动。采用0.25μm CMOS工艺设计了一款基于线性相位插值器的CDR。仿真结果表明:传统结构插值器的最大相位误差为63.68%,而所提出的线性相位插值器的最大相位误差仅为9.44%,可有效地降低CDR输出时钟的抖动。

一种1 GHz^6 GHz宽频高线性度相位插值电路的设计与实现

为了提高时钟数据恢复电路(CDR)在高速多通道串行收发系统的性能,提出了一种应用于CDR电路中的新型相位插值电路,由4组差分对、4组数模转换器、公共负载电阻RL组成,通过数字滤波器输出互补的温度计码控制DAC输出电流的大小,实现对输入差分时钟的相位权重分配,从而达到128次相位插值,并利用输入级4相校正电路和输出占空比调整电路对差分信号进行整形优化。采用40 nm CMOS工艺实现,仿真结果表明插值器在工作频率1 GHz到6 GHz线性度良好,DNL最大不超过1.4 LSB,INL最大不超过1.5 LSB,已成功集成在多款SerDes电路。

一种高线性度相位插值器

设计并实现了一种高线性度相位插值器。分析了相位插值器的工作原理和传统相位插值器结构,以此为基础,提出了一种具有高线性度的相位插值器电路。该电路采用TSMC 90nm CMOS工艺进行设计,后仿真结果表明本设计的相位插值器具有良好的线性度,整个电路版图面积为(155×368)μm^2,核心电路面积为(63×114)μm^2。在1.2V的电源电压下,相位差值器模块电路的功耗为3.12mW。

基于锁相环的时钟相位插值电路设计与实现

千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供“128相”等相位差的时钟信号。为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值。仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性。

采用相邻采样求和的突发模式相位插值型CDR

提出了一种具有良好抑制输入数据抖动性能的突发模式相位插值型时钟数据恢复电路。在传统相位插值型电路结构的基础上,在采样保持电路与相位插值电路之间加入一级求和电路,理论分析和仿真结果表明,恢复时钟相位变化受输入数据抖动的影响明显减小。电路基于1.1 V SMIC 40nm 1P8M CMOS工艺搭建,其数据率为6.25Gb/s,消耗功耗为6.7 mW,版图面积为0.35mm^2。

一种基于开关跨导混频器的相位插值器

提出一种新型的四路正交混频器,基于该正交混频器设计了一种四路正交相位插值器。在TSMC 40nm CMOS工艺下的仿真结果表明,在相同的电源电压和仿真环境下,设计的相位插值器与传统结构相比,其步长、积分非线性和微分非线性等指标相近,其中混频器的功耗降低9.5%。在性能相近的条件下,设计的相位插值器的功耗优于传统结构。在更低的电源电压下,基于该混频器的相位插值器将有更好的应用前景。

高速以太网中高性能相位插值器的设计

为了应用于高速以太网时钟数据恢复电路中的时钟产生部分,基于TSMC 28nm CMOS工艺,设计了高精度高线性度的相位插值器电路。在分析了传统相位插值器结构后,设计中改进了该相位插值器的结构,提升了电路的线性度。其中采用8bit数字编码,理想情况下在每个象限内的插值精度为1.40625°,具有很高的精度。在仿真结果中表明整体电路的微分非线性(Differential non-linearity,DNL)为0.19LSB,积分非线性(Integral non-linearity,INL)为-1.5LSB,电路所占用芯片的面积为74μm×93μm。在电源电压为0.9V的情况下,电路的总功耗为6.42mW。。

用于新型符号的频偏补偿和解调的算法与电路

为提高传统脉冲位置调制(pulse position modulation,PPM)符号的频谱效率,提出了一种新型码片内4-PPM符号调制方法,在实现1 Gbit/s通信速率的同时,又大大减少所需频谱资源。可在解调时,该符号调制的误码率性能受到发射端时钟和接收端本地时钟之间的频率偏移的极大影响。针对此问题,又提出了一种在模拟域对该符号进行频偏补偿,并实现符号同步和高速数据解调的算法与电路。该电路系统通过消除接收数据和本地时钟的初始相差、提取两者的频偏信息、周期性改变本地时钟的瞬时相位3步实现频偏补偿,并同时在第3步利用本地时钟对接收数据进行解调。为提高相位插值器(phase interpolator,PI)的线性度,本文将延迟锁定环与PI相结合。在2π的插值范围内,实现插值区间32个,插值步长992个,分辨率2.016 ps,最大差分非线性(differential nonlinearity,DNL)0.183°,最大积分非线性(integral nonlinearity,INL)0.325°。此外,本文提出的相位控制算法有效避免了由电流毛刺所引起的输出相位突变。电路基于UMC 40 nm CMOS RF LP工艺进行设计与仿真。仿真结果表明:本文所提出的算法与电路,在典型工艺角下,将接收数据和本地时钟间的50×10^(-6)频率偏差度降至1.03×10^(-6),频偏补偿准确度达到97.94%,并实现1 Gbit/s的解调速率。该方法对高速PPM数据同步与解调具有良好的工程应用价值。

面向数字时钟调相的高精度低跃变控制码设计

面向数字时钟调相系统,提出了一种相位插值控制码匹配方法,减少了相邻相位之间控制码变化的位数,减小了相位误差和幅度跃变。通过迭代的思想,同时平衡控制码跳变所带来的误差与相位调整之间的转换关系,并行考虑控制码对输出信号幅度的影响,实现相位误差更小的电路结构。仿真结果表明,在文中的控制码调相下,电路输出时钟信号的幅度跃变小于6%。

应用于ICS PCIE Gen2的扩频时钟模块电路

为了满足ICS(internet connection sharing,因特网连接共享)PCIE Gen2协议,可提供输入时钟信号给PC、PCIE桥芯片以及以太网等芯片,利用时钟扩频技术的研究来减少系统的电磁干扰问题。基于应用于ICS PCIE Gen2协议的设计要求,通过采用SMIC 0.18μm工艺设计传统锁相环结构,包括鉴频鉴相器、电荷泵、环路滤波器、环形振荡器、分频器以及相位插值器所设计的扩频时钟模块电路,实现了在满足指标400 MHz输出频率的基础上对扩频深度控制在-5×10-3以内,频谱峰值能量降低了10.32 dB,输出相位噪声在1 MHz频偏下为-107.378 dBc/Hz。未扩频模式下输出时钟的确定性抖动为31.6 ps,周期间RMS抖动为5.1 ps;进行扩频后,周期间RMS抖动为8.6 ps,满足了ICS PCIE Gen2的协议要求。

一种高速时钟信号数字调相器设计

时钟调相电路在高速串行数据传输(Serializer-Deserializer,Serdes)和时钟数据恢复等技术中得到广泛应用,如何实现结构简单、精度高的多相时钟,是提高Serdes性能的核心.本文提出了一种改进的粗精调结合的数模转换结构,提高了时钟信号的多相位插值的精度.该时钟电路是一种由数字信号控制的64相位的高速时钟信号调相电路,采用多组双尾电流源的双路差分恒流放大器和单尾电流源的双路差分恒流放大器,分别实现粗调和微调,完成基于电流的相位调节.本文提出的数字信号控制高速时钟信号调相电路,具有频率高、稳定性强、精度高、结构简单、易于实现等优点.基于以上方法,完成了基于SMIC 55 nm CMOS标准工艺的3.5 GHz、64相位输出的高速时钟调相电路,模块版图面积为0.039 mm2,具有较小的面积;电路理论分析表明,采用这种结构的相位插值器,DNL和INL出现的最大偏移度数都在1°左右,具有较高的精度.

高速CMOS时钟数据恢复电路的设计与仿真

针对2.5Gb/s高速收发器采用SMIC 0.18μm CMOS工艺,设计了双环半速率时钟数据恢复电路,其中锁相环环路为时钟数据恢复电路提供16相1.25GHz、等相位间隔的参考时钟,CDR环路包括采用电流模式逻辑的前端1:2解复用电路、基于相位插值与选择的时钟恢复电路、可以消除亚稳态的超前滞后采样型鉴相器电路,以及基于精度可预置的"折半与顺序查找"相位选择算法的数字滤波器电路.采用SpectreVerilog进行数模混合仿真,结果表明电路可以正确处理2.5Gb/s差分输入数据,完成时钟恢复与数据重定时.

一种宽温多协议时钟恢复电路的设计与实现

时钟恢复电路（ CDR）是高速串行通讯中的重要模块,对通讯的稳定性和误码率有直接的影响,易受PVT影响。PCIE,RapidIO等高速串行通讯协议中又对CDR的性能指标分别有数据抖动特性及抖动容限的容忍范围等严格定义。由于单一协议和速率设计的CDR电路在电路应用、验证测试和集成的复杂度较大,多协议兼容是技术趋势。文中设计实现了一种多协议兼容的双环时钟恢复电路,采用集成自适应带宽的锁相环结构PI插相器,配合数字控制、相位插值的方式实现。经流片验证,在1~3.125 Gbps速率范围内抖动容限和频率偏移等指标均满足协议标准值要求,误码率小于1E-12,满足FC（FC-PI-4）、PCIE（1.1）和Rapid IO（1.3）的协议要求,工作温度范围为-55~125益。目前该电路已成功应用于PCIE、FC和RapidIO等多款SerDes中,并集成应用于多款高性能SoC芯片中。

2.5Gb/s PS/PI型半速率时钟数据恢复电路设计

采用标准0.18μm CMOS工艺,设计了一种相位选择(PS)/相位插值(PI)型半速率时钟数据恢复电路。该电路主要由半速率Bang-Bang鉴相器、改进型PS/PI电路、数字滤波器和数字控制器等模块构成。改进型PS/PI电路通过两个相位选择器和两个相位插值器实现正交时钟的产生,相较于传统结构,减少了两个相位选择器,降低了复杂度和功耗。数字滤波器和数字控制器通过Verilog代码自动综合生成,降低了设计难度。Cadence仿真结果表明,输入2.5Gb/s伪随机数据时,电路在1.8μs时锁定,锁定后恢复出的时钟和数据峰峰值抖动分别为17.71ps和17.89ps,可以满足短距离I/O接口通信的需求。