应用于0.5~12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计

文中采用28 nm CMOS工艺,设计了一款应用于半速率CDR电路中的相位插值器。该插值器采用锁相环提供的正交参考时钟,通过编码控制的DAC电流源调整电流权重控制输出相位,一个周期内可实现128次相位插值。为了提高接收器在多通道、多协议的性能,提出了输入时钟整形电路对斜率进行调节,提高了线性度。仿真结果表明,插值器在6.25 GHz工作频率下线性度良好,微分非线性(DNL)最大不超过1 LSB,积分非线性(INL)最大不超过2 LSB,实现了高线性度、宽频率范围的设计目标。

适用于连续数据速率CDR的相位插值器研制

通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗。芯片采用Charterd 0.13μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW。

一种基于相位插值器的低抖动串行链路接收器

为了提高接收器在多通道和多协议应用中的性能,提出了一种基于高线性度相位插值器的低抖动串行链路接收器。采用环形压控振荡器锁相环提供参考时钟,通过数字滤波器控制相位插值器调整采样时钟相位从而完成低抖动的数据恢复。整个接收器在65 nm CMOS工艺平台实现流片验证,单通道接收器的面积为320μm×685μm。测试结果表明,接收器工作在3.125 Gbit/s时,引入的总抖动仅为11.3 ps;电路采用1.2 V供电,功耗仅为21 m W;在PCIE,FC和SRIO三种协议规定的1.062 5-3.125 Gbit/s数据率下,收发器的误码率均小于10-12。

时钟数据恢复电路中相位插值器的分析和设计(英文)

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mW,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.

一种基于开关跨导混频器的相位插值器

提出一种新型的四路正交混频器,基于该正交混频器设计了一种四路正交相位插值器。在TSMC 40nm CMOS工艺下的仿真结果表明,在相同的电源电压和仿真环境下,设计的相位插值器与传统结构相比,其步长、积分非线性和微分非线性等指标相近,其中混频器的功耗降低9.5%。在性能相近的条件下,设计的相位插值器的功耗优于传统结构。在更低的电源电压下,基于该混频器的相位插值器将有更好的应用前景。

高速以太网中高性能相位插值器的设计

为了应用于高速以太网时钟数据恢复电路中的时钟产生部分,基于TSMC 28nm CMOS工艺,设计了高精度高线性度的相位插值器电路。在分析了传统相位插值器结构后,设计中改进了该相位插值器的结构,提升了电路的线性度。其中采用8bit数字编码,理想情况下在每个象限内的插值精度为1.40625°,具有很高的精度。在仿真结果中表明整体电路的微分非线性(Differential non-linearity,DNL)为0.19LSB,积分非线性(Integral non-linearity,INL)为-1.5LSB,电路所占用芯片的面积为74μm×93μm。在电源电压为0.9V的情况下,电路的总功耗为6.42mW。。

用于新型符号的频偏补偿和解调的算法与电路

为提高传统脉冲位置调制(pulse position modulation,PPM)符号的频谱效率,提出了一种新型码片内4-PPM符号调制方法,在实现1 Gbit/s通信速率的同时,又大大减少所需频谱资源。可在解调时,该符号调制的误码率性能受到发射端时钟和接收端本地时钟之间的频率偏移的极大影响。针对此问题,又提出了一种在模拟域对该符号进行频偏补偿,并实现符号同步和高速数据解调的算法与电路。该电路系统通过消除接收数据和本地时钟的初始相差、提取两者的频偏信息、周期性改变本地时钟的瞬时相位3步实现频偏补偿,并同时在第3步利用本地时钟对接收数据进行解调。为提高相位插值器(phase interpolator,PI)的线性度,本文将延迟锁定环与PI相结合。在2π的插值范围内,实现插值区间32个,插值步长992个,分辨率2.016 ps,最大差分非线性(differential nonlinearity,DNL)0.183°,最大积分非线性(integral nonlinearity,INL)0.325°。此外,本文提出的相位控制算法有效避免了由电流毛刺所引起的输出相位突变。电路基于UMC 40 nm CMOS RF LP工艺进行设计与仿真。仿真结果表明:本文所提出的算法与电路,在典型工艺角下,将接收数据和本地时钟间的50×10^(-6)频率偏差度降至1.03×10^(-6),频偏补偿准确度达到97.94%,并实现1 Gbit/s的解调速率。该方法对高速PPM数据同步与解调具有良好的工程应用价值。

应用于ICS PCIE Gen2的扩频时钟模块电路

为了满足ICS(internet connection sharing,因特网连接共享)PCIE Gen2协议,可提供输入时钟信号给PC、PCIE桥芯片以及以太网等芯片,利用时钟扩频技术的研究来减少系统的电磁干扰问题。基于应用于ICS PCIE Gen2协议的设计要求,通过采用SMIC 0.18μm工艺设计传统锁相环结构,包括鉴频鉴相器、电荷泵、环路滤波器、环形振荡器、分频器以及相位插值器所设计的扩频时钟模块电路,实现了在满足指标400 MHz输出频率的基础上对扩频深度控制在-5×10-3以内,频谱峰值能量降低了10.32 dB,输出相位噪声在1 MHz频偏下为-107.378 dBc/Hz。未扩频模式下输出时钟的确定性抖动为31.6 ps,周期间RMS抖动为5.1 ps;进行扩频后,周期间RMS抖动为8.6 ps,满足了ICS PCIE Gen2的协议要求。

一种用于千兆以太网的时钟数据恢复电路设计与实现

采用标准0.13μm CMOS工艺,设计了一种基于相位插值器的1/4速率时钟数据恢复电路,并将其应用于千兆以太网的SerDes收发器。该电路主要由高速采样电路、相位检测电路、相位选择控制电路、相位插值控制电路、相位选择器以及相位插值器等组成。相较于传统的基于锁相环结构的时钟数据恢复电路,该电路降低了数据峰峰值抖动和电路设计的复杂度。仿真结果表明,时钟数据恢复电路锁定后,恢复的时钟和数据的峰峰值抖动分别为38 ps和87 ps,满足了IEEE 802.3z协议要求。

3.125Gb/s基于PS/PI型的时钟与数据恢复电路设计

基于标准0.18μmCMOS工艺,设计了一种全速率PS/PI型时钟与数据恢复(CDR)电路。该电路主要由bang-bang型鉴相器、数字控制模块、分接器、相位选择器以及相位插值器等模块构成。根据本CDR的特点,提出了一种在分接器后对超前、滞后信息进行统计比较得到一组低速信号来解决高速模拟电路和低速数字电路之间的接口问题。