相位累加器溢出脉冲的频谱分析

对相位累加器溢出脉冲的频谱作了分析，得到了相位累加器溢出脉冲杂散分布的规律性，提出了计算相位累加器溢出脉冲频谱的算法，并举例说明了所得结论的应用．

用于DDS系统相位累加器的加法器设计

直接数字频率合成器(DDS)具有频率转换时间短、分辨率高、输出相位连续等优点,是现代频率合成的重要技术之一。在分析了DDS基本原理的基础上,对DDS中的核心单元之一相位累加器进行了系统研究。分别利用镜像电路和超前进位全加器实现信号源累加器模块,进行模拟仿真并比较,结果表明镜像加法器在运算速度、版图布局上都优于超前进位加法器。

基于相位累加实现GMSK调制的技术分析

在分析高斯最小移频键控(GMSK)调制基本原理的基础上,基于直接分解法提出的暂态部分和稳态部分的概念,提出了一种相位累加法实现GMSK调制的方法。给出了采用并行处理的相位累加法实现框图,并对正交调制过程及其频谱和差分解调误码性能进行了仿真分析。仿真结果证明信号具有相位平滑、边缘滚降特性好、带外辐射小、抗干扰能力强等特点,与GMSK信号的各方面特性与理论值相吻合,方案可行。

基于Verilog HDL的DDS相位累加器的一种优化设计

通过对基于VerilogHDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果。

基于BCD码的模10^i相位累加器DDS设计

为了简化DDS系统频率控制字的计算处理,提出基于BCD码模10i相位累加器的DDS设计方案.详细介绍了BCD码相位累加器的设计以及应用于DDS系统的相关问题.由于BCD码逐位计算需使用同步多时钟系统,其工作速度较慢,所以它适合应用于频率范围在数MHz以下的DDS信号发生器的单片式设计.

一种基于可变相位累加器的全数字锁相环

提出了一种具有可变相位累加器电路结构的新型全数字锁相环。采用EDA技术完成了对该系统的设计,利用ModelSim软件对所设计的电路进行了系统仿真实验,并进行了硬件实验验证。实验结果表明,含有可变相位累加器构成的全数字锁相环可拓展系统环路的锁相范围,提高锁相频率,降低系统总功耗,并且不会增加FPGA芯片内部的逻辑资源。由于该锁相环内部信号的传递是并行传输,故可大大提高系统的锁相速度。该锁相环能够作为功能模块嵌入进电子系统芯片中,可广泛应用于通信、电子测量和自动控制等领域。

利用相位累加器产生标准相位(移)

本文介绍了一种新的可以产生两路任意波形标准相位（移）的仪器，简述了其工作原理及特点，并对主要误差项进行了分析、验证。

基于FPGA的并行高速相位累加器的设计

介绍了FPGA中常用相位累加器的设计方案,分析了超前进位加法和流水线结构不适合应用于相位累加器的原因,提出了并行技术在高阶高速度相位累加器的设计方案,在Quartus II环境下完成该设计的功能验证和时序验证,并以250MHz为系统时钟,成功运行在EP2C5Q208为主器件的硬件平台。该DDS相位累加器具有高速、低资源消耗等优点,易于移植于FPGA中的查表式DDS。

相位舍位对DDS谱分布的影响

采用严格的信号分析方法，运用离散傅里叶变换（ＤＦＴ）和傅里叶变换（ＦＴ）详细推导了理想状态和相位舍位条件下直接数字频率合成器（ＤＤＳ）的频谱分布规律。所得到的理论推算结果与目前公认的结果一致。

基于改进DDS的应答器动态检测系统2FSK调制器设计

基于高速综合检测列车平台的应答器动态检测系统可实现对应答器相关设备性能的实时检测。为测试车载应答器动态检测系统的性能,需产生高精度可控波特率和载频的调制信号(2FSK)作为上行链路信号。基于直接数字频率合成器(DDS)技术,通过对相位累加模块和相幅转换模块进行设计,提出分段相位累加算法,计算同周期内相位增量和码元跳变处的相位增量;通过改进的坐标旋转数字计算方法(CORDIC)实时计算对应的信号幅值,用数字模拟转换器(DAC)将离散信号转换为模拟信号,从而实现频偏和数据速率可变且相位连续的信号调制。在相幅转换模块设计中,采用改进CORDIC算法替代传统的查表法,将相位增量转换成信号幅度,有效减少了现场可编程逻辑门阵列(FPGA)存储资源的开销。基于改进DDS的2FSK调制器设计方法,可为应答器动态检测系统提供高精度可控波特率和载频的2FSK调制信号,保证了应答器动态检测系统校准的准确性。

直接数字式频率合成的相位抖动分析

详细地分析了直接数字式频率合成（ＤＤＳ）技术相位抖动带来的相位误差，并用傅里叶级数的方法分析了 ＤＤＳ有相位抖动时的频谱特性，得出了在有相位抖动条件下，ＤＤＳ输出频谱的杂散分布规津。

直接数字式频率合成器相位截断误差的分析

介绍了直接数字式频率合成器的原理以及相位截断的概念,并给出了相位截断误差的表达式,最后给出了直接数字式频率合成器无相位截断误差的设计方法,并给出了实验结果。

基于FPGA的DDS算法的优化

在分析了传统的DDS算法的基础上,提出了一种改进方案,使得系统的复杂度降低,更趋于模块化,产生的波形频率更准确。输出采用一个周期8个采样点的定点输出,系统时钟频率为80MHz,信号的谐波小于-70dB。输出信号的范围为DC到10MHz,信号频率的步长为0.1Hz,相应的转换速度为12.5ns。

基于双DDS的高速任意波发生器实现技术

提出了一种基于双 DDS(Direct Digital Frequency Synthesizer)的高速任意波发生器实现技术。在利用 FPGA实现DDS的基础上 ,使用两路 DDS分别产生主波形和调制波形 ,方便地实现两个任意波信号的幅度调制 ;同时 ,通过调制波形数据实时控制主 DDS的频率控制字 ,用数字的方法直接实现波形的各种频率调制。并重点对高速相位累加器、调频和扫频等功能进行了详细的分析和设计 。

DDS的背景杂散信号分析

采用信号分析的方法，在对相位累加器进行等效的基础上系统地推导出了幅度量化误差（ＲＯＭ舍位）对直接数字频率合成器（ＤＤＳ）频谱分布的影响规律。所得到的理论推导结果与有关文献给出的计算机模拟结果符合较好，进一步完善了ＤＤＳ的理论体系。

利用FPGA实现DDS信号发生器的研究

采用直接数字频率合成技术(DDS),通过数字控制相位信号的增量在FPGA中实现了频率可调的信号发生器。所产生的信号不仅幅度频率灵活可调,而且具有频率分辨率高、频率切换速度快、相位噪声低等优点,因而在有关的科学试验中具有重要意义。

基于DDS技术的FM信号发生器的设计及其FPGA实现

以 FPGA 为主要硬件,采用直接数字频率合成技术结合嵌入式锁相环,开发出了一种具有数字调制功能的 FM 信号发生器,并在自行研制的 ALTERA Cyclone 实验板上得到实现.经调试,该信号发生器的频率分辨率为0.596 HZ,最高输出载波频率达到10 MHz,同时具有输出相位连续,抗干扰能力强等优点.

DDS+PLL技术与应用

将ＤＤＳ（ＤｉｒｅｃｔｄｉｇｉｔａｌＳｙｎｔｈｅｓｉｚｅｒ）技术与ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）技术组合运用，使之优势互补形成的ＤＤＳ＋ＰＬＬ技术已成为九十年代频率合成技术发展的新潮流。本文简要介绍ＤＤＳ的原理与性能，着重以典型ＤＤＳ芯片Ｑ２３３０与ＰＬＬ构成的宽频带、高分辨率、快速转换的新型频率合成器为例，将实现方法与实用系统推荐给读者。

高速波形产生及频率调制技术研究

在利用可编程电路实现高速直接数字合成的基础上,提出了一种通过实时改变直接数字合成频率控制字,直接实现波形频率调制的方法。重点对高速相位累加器、FM、扫频、FSK等调制的实现方法进行了分析并基于FPJ进行,数据能够稳定建立,频率合成正确。

基于PSOC的DDS信号发生器设计

DDS(直接数字频率合成,direct digital frequency synthesis)是一种全数字化设计信号发生器的方法。基于PSOC(programming system on chip)芯片技术,以Creator集成环境作为设计开发平台,实现DDS信号发生器各个模块的功能。根据DDS的结构和原理,推导得到参考频率与输出频率间的关系。利用Creator提供的固件元件,给出了元件的属性配置和使用方法。该设计充分体现了PSOC集成度高,图形化编程在嵌入式系统设计中的优势。