基于双相关峰检测的C/A码伪距精密估计

采用软件无线电技术和数字信号处理技术,直接对A/D变换后的中频信号进行处理,并得到C/A码的相关曲线。利用曲线拟合方法对相关峰波形进行拟合,进一步确定相关曲线的峰值点位置。同时基于双相关峰检测的伪距估计方法,精确求解C/A码伪距观测值。利用自编的仿真程序包,在Matlab中进行了相应的模拟计算。仿真结果表明当信噪比大于26dB时,可得到毫米数量级的伪距估计精度,能够满足GPS模拟源系统高精度自校的要求。

基于相关峰检测的π/4-DQPSK频差估计

针对低速π/4-DQPSK差分解调过程中因大频偏导致的性能恶化问题,提出了一种基于相关峰检测的频差估计算法。该算法利用已知发送的M序列对接收信号进行相关检测,根据频偏对同相(I)和正交(Q)两路相关峰值的不同影响进行频偏估计。给出了该算法的理论推导,并将其与传统的Kay估计、Fitz估计、L&R估计进行仿真对比。结果表明,该算法估计范围相当,为符号速率的一半;估计精度略差,信噪比大于0 d B时均方误差优于2×10-4,但显著降低了运算量与实现复杂度,具有很好的工程实用价值。

经验模态分解在相关峰检测和测向中的应用

互相关测向法在低信噪比时检测不到相关峰,无法实现有效的方位估计.经验模态分解可以在突出信号局部特征的基础上,把信号分解成多个固有模态函数.采取对互相关函数进行经验模态分解,适当选取分解出的IMF重构互相关函数.重构的互相关函数有明显的相关峰,可以有效地提高检测目标的能力.将经验模态分解与互相关测向法相结合,可以实现低信噪比下的时延估计,从而更好地估计目标的方位.仿真结果表明重构的互相关函数较原互相关函数,其相关峰较最高伪峰的相对值提高了约4.9 dB,从而可以更好地实现时延估计.方位估计结果显示此方法在信噪比为-14 dB时,仍能准确地估计目标的方位.

可调节相关峰参数的脉冲检测分选算法

针对传统塔康脉冲序列检测算法没有考虑不同工作模式下脉冲间隔(PRI)的特征信息,低信噪比下检测误差大而且算法复杂度高的问题,提出一种可调节参数的基于相关峰峰值位置的脉冲序列检测分选算法.根据相关信号的检测模型确定优化目标,构建一个负定型的埃尔米特检测矩阵;通过对相邻峰值位置的检测滤除不符合PRI特征的脉冲序列;利用脉冲消隐消除衰落效应引起的干扰信号对脉冲检测的影响;采用循环队列的脉冲对分选方法解决非完整周期内脉冲丢失的问题.实验结果表明该检测算法在改善信号信噪比的同时,脉冲到达时间(PTOA)的检测精度和基准脉冲序列的检测准确率都有显著提高.

激光图像光学相关峰像素级偏移的检测方法

为了有效地增强目标图像的信噪比,提高光学相关识别的相关峰输出质量,对识别的水下距离选通激光图像进行多帧累加预处理,针对激光图像在多帧累加过程中存在像素级配准偏移的问题,分析了像素偏移对相关峰质量的影响,提出采用最大峰值-次峰值灰度差与最大峰值灰度之比作为判据,结合峰值点像素位移量,以实现相关点检定,并绘制了相应的相关峰峰值、峰值鉴别率Disc、PCE值随像素偏移帧数变化的特征曲线。分析结果和相关评价指标表明:该相关峰检测方法可以有效地解决相关峰偏移引起的评价指标下降的问题。

基于多次重构映射的相干混沌数字通信系统

利用相空间多次重构的混沌映射,为相干方式的混沌数字通信问题提供一种解决方案。新映射产生的混沌码序列性能更加优异,自相关性明显改善,最大Lyapunov指数由0.697增加到5.545,复杂度也明显提高。仿真证实,利用新的混沌映射,提高了系统抗多址性能。基于新映射混沌码良好的相关性能和抗多址性能,设计了一种滑膜相关峰检测同步法,完成离散混沌系统同步,实现相干方式混沌数字通信。

北斗试验卫星导航信号模拟源零值标校方法研究

针对北斗试验卫星导航信号模拟源零值标校及溯源问题,设计了基于码相关的相关峰检测法.首先分析了北斗试验卫星导航信号在BOC调制机制下的功率谱特性以及其尖锐的自相关特性,并据此分析相关峰检测法可行性,概述北斗一期导航信号在BPSK调制机制下,采用高速示波器查找翻转点法实现零值相关参数测量;然后研究了相关峰检测中的捕获跟踪环节,并根据码环跟踪误差公式,分析零值标校精度以及影响精度的因素.最后实验表明,相关峰检测法可以实现对北斗试验卫星导航信号模拟源零值标校,并达到精度预期要求.

扩频信号快捕算法硬件设计与实现

为提高扩频信号捕获门限及伪码相位捕获准确度 ,在多通道并行捕获技术的基础上介绍块匹配算法和单点多次平滑算法两种相关峰检测方法 ,并在以 FPGA和 DSP为核心的单板系统上实现。其中单点多次平滑算法已应用于工程实际中的软件数据处理算法。实践表明 ,该方法有效地提高了检测门限 2 d B。在 FPGA数字电路设计实现中 ,提出了多个并行捕获通道共用一个载波 NCO,一个伪码 NCO及伪码产生器的方法 ,大大节省了硬件资源 ,在规模为 1.6万门的 FPGA芯片内共设计码并行快捕通道 12 8个。