用于通用存储和神经形态计算的相变存储器的研究进展

存算一体技术目前被认为是一种可以消除冯·诺依曼计算架构瓶颈的可行性技术。在众多的存算一体器件中,相变存储器(PCM)因其具有非易失性、可微缩性、高开关速度、低操作电压、循环寿命长以及与现有半导体工艺相兼容等优点,被认为是未来通用存储和神经形态计算器件中最具竞争力的候选者之一。首先介绍了PCM的工作原理和器件材料结构,并详细讨论了PCM在通用存储和神经形态计算领域的应用。PCM具有高集成度和低功耗的共性需求,但这两个应用领域对材料性能有不同的侧重点。详细分析了PCM目前存在的优缺点,如高编程电流导致的功耗问题,以及商业化应用面临的主要挑战。最后,针对PCM的研究现状提出了一系列改进措施,包括材料选择、器件结构设计、预操作、热损耗降低、3D架构,以及解决阻态漂移等问题,以推动其进一步发展和应用。

基于刀片型限制结构的相变存储器阵列的热串扰效应研究

大数据时代的到来,对高密度存储和计算的速度、功耗提出了更高的要求.相变存储器由于具有较短的读取延迟和良好的可扩展性,在存储和计算领域中具有广阔的应用前景.将相变存储器扩展为高密度存储阵列时所产生的热串扰现象是目前阵列集成所面临的重要挑战,而热串扰所产生的干扰热量会进一步传递到相邻单元并使其发生误操作,导致存储器阵列的可靠性、准确性和稳定性受到影响.因此,本文针对一种新型刀片型结构的3×3相变存储器阵列在激活状态下的热串扰现象进行了系统研究,通过仿真计算软件Comsol Multiphysics系统研究了新型刀片型结构的相变存储器阵列对热串扰的敏感性,并探讨了器件单元间距、器件结构尺寸、编程脉冲以及阵列的缩放效应对存储器阵列在工作时所产生的热串扰效应及其功耗的影响.研究结果显示:基于新型刀片型结构的相变存储器阵列,即使将其缩放到20 nm的技术节点,在5 nm的器件单元间距下仍可保持较低的最大热串扰温度.此外本文对阵列单元外部的绝缘层材料进行了改进,通过使用较高热导系数的AlN薄膜来代替SiO_(2)薄膜,在存储器阵列功耗几乎保持不变的情况下进一步有效抑制了热串扰效应,使其最大热串扰温度下降了12.3%.该研究成果对未来基于相变存储器的高密度存储和计算阵列的集成具有非常重要的指导意义.

西安交大材料创新设计中心成功实现相变存储器件的原子模拟

日前,《自然-电子学》(Nature Electronics)在线发表了西安交通大学与牛津大学的合作论文“Device-scale atomistic modelling of phase-change memory materials”,同时期刊编辑在Research Briefing专栏对该文章进行了专题推荐。为了解决该问题,西安交通大学金属材料强度国家重点实验室材料创新设计中心张伟教授和牛津大学化学系Volker L.Deringer教授通力合作,利用先进的机器学习方法并基于高斯近似势能GAP框架。

基于相变存储器的存储技术研究综述

以数据为中心的大数据技术给计算机存储系统带来了机遇和挑战.传统的基于动态随机存储器(DRAM)器件的内存面临工艺尺寸缩小至2Xnm及以下所带来的系统稳定性、数据可靠性等问题;相变存储器(PCM)具有非易失性、存储密度高、功耗低、抗辐射干扰等优点,且读写性能接近DRAM,是未来最有可能取代DRAM的非易失存储器,它为存储系统的研究和设计提供了新的解决方案.文中在归纳相变存储器器件发展和研究现状的基础上,对相变存储器在系统级的应用方式和面临的问题进行了比较和分析,研究了基于相变存储器的内存技术和外存技术,分析了当前在PCM的寿命、写性能、延迟、功耗等方面所提出的解决方案,指出了现有方案的优势和面临的缺陷,并探讨了未来的研究方向,为该领域在今后的发展提供了一定的参考.

基于相变存储器的存储系统与技术综述

随着处理器和存储器之间性能差距的不断增大,"存储墙"问题日益突出,但传统DRAM器件的集成度已接近极限,能耗问题也已成为瓶颈,如何设计扎实有效的存储架构解决存储墙问题已成为必须面对的挑战.近年来,以相变存储器(phase change memory,PCM)为代表的新型存储器件因其高集成度、低功耗的特点而受到了国内外研究者的广泛关注.特别地,相变存储器因其非易失性及字节寻址的特性而同时具备主存和外存的特点,在其影响下,主存和外存之间的界限正在变得模糊,将对未来的存储体系结构带来重大变化.重点讨论了基于PCM构建主存的结构,分析了其构建主存中的写优化技术、磨损均衡技术、硬件纠错技术、坏块重用技术、软件优化等关键问题,然后讨论了PCM在外存储系统的应用研究以及其对外存储体系结构和系统设计带来的影响.最后给出了PCM在存储系统中的应用研究展望.

我国相变存储器的研究现状与发展前景

介绍了我国相变存储器的研究现状及面临的关键问题。提出了我国相变存储器的发展思路和目标:加强新型材料和器件结构等方面的基础研究,形成创新性的成果,同时加强专利战略布局;加强与国内半导体公司的合作,共同推进相变存储器的产业化进程;探索相变存储器的新应用领域,寻求在通信、金融、交通、医疗、身份证等领域的应用。

基于0．13μm工艺的8Mb相变存储器

采用0.13μm工艺,4层金属布线,在标准CMOS技术的基础上增加3张掩膜制备了一款8Mb相变存储器。1.2V的低压NMOS管作为单元选通器,单元大小为50F2。外围电路采用3.3V工作电压的CMOS电路。Set和Reset操作电流分别为0.4mA和2mA。读出操作的电流为10μA,芯片疲劳特性次数超过了108。

基于相变存储器的非易失内存数据机密性保护

相变存储器(Phase-Change Memory)是计算机体系结构中的下一代内存技术,具有高密度、低功耗、非易失等优点,具备替代现有DRAM内存的实力,但非易失的自然属性会带来一系列潜在计算机数据隐私方面的隐患.比如掉电后内存中依然保留了很多明文形式的敏感数据,同时相变存储器的存储单元还有写次数有限的问题.文中提出一种基于加密技术和减少相变存储器写次数的方法.它能保护基于相变存储器的内存中的数据,即使在系统断电的状态下内存中的敏感数据也不能被攻击者获取,同时极大延长了系统内存的使用寿命,加强了非易失内存的机密性和可靠性.实验结果表明,增加处理单元后,整体系统性能只下降3.6%,同时在加密操作的条件下相变内存的寿命平均延长2.6倍,所提设计方案可以很好地达到预期目的.

基于相变存储器的相变存储材料的研究进展

相变存储器具有非易失性、循环寿命长、元件尺寸小、功耗低、多级存储、与现有集成电路工艺相兼容等诸多优点,被认为是最具潜力的下一代存储器。简要介绍了相变存储材料的工作原理和对相变存储材料的性能要求,综述了近年来国内外在相变材料存储性能的优化、存储机理以及面临的关键问题等方面的最新研究成果,最后展望了相变存储材料的研究和发展趋势。

基于相变存储器和闪存的数据库事务恢复模型

随着闪存容量不断增大、价格不断下降,闪存在实际存储系统上得到了越来越广泛的应用.但是,闪存的页级读写、异位更新、有限寿命等阻碍了闪存数据库系统的性能提升,尤其是事务恢复.闪存的异位更新使得影子页技术可以很好地支持闪存数据库事务恢复,同时也给闪存数据库带来新挑战,如事务管理、缓冲区管理.相变存储器凭借其比闪存更高的读写速度、更小的读写粒度、更长的寿命成为了下一代主流存储技术,所以相变存储器可以用于解决在闪存数据库中使用影子页技术所产生的事务管理和缓冲区管理问题.该文基于相变存储器和闪存混合式存储提出一种全新的数据库事务恢复模型——SPFP.该模型充分利用相变存储器的特性完成事务管理.为支持非强制缓冲区管理,基于SPFP提出了一种优化的数据库事务恢复模型——SPFLP,利用相变存储器记录更多事务信息.实验结果表明,相较于全闪存存储的数据库系统,SPFLP大大提高了基于混合存储的数据库事务处理性能.

基于相变存储器器件单元的电流脉冲测试系统

相变存储器单元的测试主要包括set、reset和read操作,目前国内外多采用施加电压脉冲的方法对相变存储单元进行reset操作,这不仅容易造成器件的损坏,而且使得相变过程中瞬态电流的准确计算非常困难。与常规测试方法不同,文章提出一种专门针对相变存储器的电流脉冲测试系统,该系统可以提供准确可控的电流脉冲来对相变存储器器件单元进行操作。

小容量相变存储器芯片版图设计与验证分析

设计了基于1T1R结构的16kb相变存储器(PCRAM)芯片及其版图。芯片包括存储阵列、外围读写控制电路、纠错电路(ECC)、静电防护电路(ESD)。版图上对纳米存储单元(1R)与CMOS工艺的融合作了优化处理,给出了提高存储单元操作电流热效率的具体方法。1R位于顶层金属(TM)和二层金属(TM-1)之间,包含存储材料以及上下电极,需要在传统CMOS工艺基础上添加掩膜版。读出放大器采用全对称的差分拓扑结构,大大提升了抗干扰能力、灵敏精度以及读出速度。针对模块布局、电源分配、二级效应等问题,给出了版图解决方案。采用中芯国际130nm CMOS工艺流片,测试结果显示芯片成品率(bit yield)可达99.7%。

相变存储器测试系统中的脉冲信号的改善

相变存储器测试系统由于PCI控制卡中的总线信号之间的串扰,严重影响了施加在器件单元上的波形;以保证对C-RAM(Chalcogenide-Random Access Memory)进行非晶化操作时脉冲信号下降沿的速度和整个信号的完整性,针对以上问题分别从串口与单片机通信控制继电器和利用PCI控制卡控制继电器两个方面提出了解决方案,并进行了相应的硬件电路和软件设计;结果发现非晶化操作时脉冲信号下降速度加快,并且消除了信号的失真;改善后的测试系统对器件一致性的参数的提取发挥了重要作用,为芯片的电路设计奠定了基础。

一种适用于相变存储器的低噪声时钟发生器

基于相变存储器的特性,设计了一种具有低功耗、低噪声的时钟发生器。该时钟由压控振荡器产生,并通过时钟控制电路转换为相变存储器存储操作所需的reset、set信号。由于纳米尺寸下的相变存储器件受噪声影响严重,该电路降低了外围驱动对相变存储单元的低频噪声干扰,能够改进相变存储器性能。电路采用40 nm CMOS工艺设计,电源电压为1.8 V,功耗为1.26 mW,RMS抖动为0.83 ps,p-p抖动为5.14 ps,芯片面积为80μm×90μm。

延长相变存储器寿命的写操作Cache及其调度策略

相变存储器具有可扩展性好、单元尺寸小、静态功耗低等优点,是替代DRAM做主存的候选器件之一,但其可重复写入的次数有限。提出了一种基于DRAM写操作Cache的相变存储器主存结构,包括存储器控制器、读/写操作数据通路和标志域查找等。同时还提出了相应的调度策略,包括整体的读写调度以及基于写操作频率的替换策略等。仿真结果显示,所提出的方法可将相变存储器的寿命平均延长50%以上,同时使平均仿存延迟降低35%以上。

相变存储器预充电读出方法

分析传统相变存储器读出方法读取速度受限的原因,提出一种预充电读出方法.该方法将本地位线充电到预充电电压后开始读取数据.预充电电压设置在第一参考电压和第二参考电压的中间值.第一参考电压为读取最高晶态电阻值的存储器件时的本地位线电压,第二参考电压为读取最低非晶态电阻值的存储器件时的本地位线电压.采用SMIC 40nm CMOS工艺进行设计和仿真,1-Mb相变存储器的随机读取时间为6.64ns;Monte Carlo仿真表明,最长随机读取时间为9.07ns.传统读出方法的随机读取时间和最长随机读取时间分别为45.36ns和128.1ns.晶态单元读电流是4.84μA.仿真结果表明,所提方法比传统方法能更好地抑制工艺角、电源电压和温度波动.

一种基于电流阶梯波的相变存储器擦驱动电路

基于相变存储器的擦操作(SET)特性,设计了一种能够产生电流阶梯波的相变存储器擦驱动电路,采用130nm标准CMOS工艺将其与128kb的相变存储器实验芯片集成。相比传统的单一电流脉冲擦驱动电路,这种改进后的擦驱动电路能将相变存储单元的电阻均值从15kΩ左右降至7kΩ左右,并且存储阵列的阻值分布一致性也得到提升,最终能将128kb相变存储实验芯片的单元成品率提升至99%以上。

一种相变存储器读出电路及其快速读出方法

针对大规模相变存储器所具有的寄生电容大、可能出现读破坏现象等特性,提出了一种读电压模式的相变存储器读出电路及其快速读出方法。基于SMIC 40nm CMOS工艺的仿真结果表明,在2.5V电源电压下,该方法可以在90ns的读出周期内正确读出位线寄生电容为30pF的存储单元数据,同时,该读出周期随位线寄生电容的减小而减小。另外,该方法可以和传统的Burst等快速读出方式并存,非常适用于带数据预读机制的高端存储器技术。

一种适用于相变存储器锁相环时钟的新型电荷泵

设计了一款低噪声、低功耗的电荷泵,适用于相变存储器驱动电路中的锁相环时钟。与其它结构的电荷泵相比较,此款电路对时钟馈通与电荷注入等干扰免疫力强。根据相变存储器对驱动电路低噪声的性能要求,本电路具有低的热噪声和1/f噪声。仿真结果表明输出电压在0℃～80℃温度范围内最大仅有11mV的偏差,其与PFD所产生的相位噪声在1MHz频率下为-102dB。电路采用40nm CMOS工艺设计,电源电压2.5V,功耗0.125mW,芯片面积60 m×55 m。

相变存储器及其发展

相变存储器作为一种新型的基于硫系化合物薄膜的随机存储器,被认为最有可能在不远的将来成为主流的非易失性存储器。本文将对相变存储器的基本概念、原理、发展现状及产业化趋势作以介绍。