采用多级子并行滤波器级联结构的并行FIR滤波器

在并行FIR的快速迭代短卷积算法(ISCA)基础上,采用多级小尺寸并行FIR结构级联结构,实现了一种新型并行FIR滤波器。在增加一定量的加法器和延迟单元等弱运算强度单元的情况下,大大减少使用的乘法器数量。一个采用3级(2×3×6)级联结构的2并行36抽头FIR滤波器仅需18个乘法器,比单级ISCA算法实现的FIR结构节省了67%,更适合于专用并行FIR滤波器的VLSI实现。

基于FPGA的高效FIR滤波器设计

为了有效提高数字信号处理的实时性,文中利用多相分解法推导了快速FIR滤波器的一种高效实现算法,通过Matlab,Quartus II软件的仿真和测试验证了设计的可行性。结果表明:该滤波器运行速度基本上是直接实现的2倍,运算量比直接实现要少25%左右,工作效率要比直接实现提高了大约50%。整个设计过程由软件实现,参数易于修改,具有较大的实用性。