AVS解码器中码流分割模块的硬件实现

提出一种基于AVS标准码流分割模块的硬件设计方案。简要介绍了码流分割模块的功能,根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程。采用Verilog HDL语言进行设计和仿真,实现了码流的正确解析,并与解码器其他模块结合通过了FPGA验证。仿真结果表明,整个硬件系统结构能在80MHz时钟频率下完成30f/s(帧/秒)码流的实时解码。

一种基于FEC-MDC的多用户码流快速分割算法

基于前向纠错的多描述编码(FEC-MDC)是一种在包丢失严重的信道中传输可分级图像和视频数据的有效方法。本文针对单一信源多用户的网络应用模型,研究了在描述数N固定的情况下,根据各信道传输码率的不同,通过调整发送包的长度L实现最佳码流传输的问题,提出了一种码流快速优化分割的改进算法。该算法基于已计算出的参考信道码流分割方案,在期望失真最小的准则下,首先通过在各个目标码率的邻域进行搜索计算,将搜索域分割为低码率部分和高码率部分,然后在高码率部分进行粗的二次搜索,得到最终码流分割,这不仅减少了搜索次数,降低了计算的复杂度,而且保证搜索到在该码率情况下的最佳分割。实验结果表明,本文提出的改进算法与之前的方法相比能够得到相同的平均PSNR,但是总的运算时间减少了近40%。