基于复用测试逻辑方法的集成电路硅调试设计方案

提出了一种集成电路芯片的硅调试设计方案.采用具有短链扫描结构的扫描链复用方法,以提高对芯片触发器类信息的读写速度,为存储器内建自测试(MBIST)控制器增加异步通信调试接口,以提高静态存储器类信息的访问速度,同时,简化了MBIST控制器的物理设计难度.结果表明,所提出的硅调试设计方法可以降低硬件资源的消耗,使得调试软件设计的难度和复杂度显著降低,并使得硅调试的相关操作更加简便.

X-Debugger:基于FPGA的扫描调试器设计及实现

针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入基于功能模块前导码的扫描控制电路,实现了芯片内部各数字逻辑模块信号100%可见;通过基于FPGA的扫描调试器X-Debugger可以快速完成芯片内部寄存器状态获取和修改,并结合硬件加速器可以完成芯片内部逻辑状态的快速重建,从而形成硅后调试闭环。在某处理器芯片硅后调试实践中的结果表明,对于小于100万触发器的功能模块可以在1 s内完成内部状态获取、修改和重建,全芯片通过X-Debugger内部信号获取和重建小于1 min,极大提高了该处理器芯片的硅后调试效率。

多核处理器硅后调试技术研究最新进展

针对多核处理器硅后调试技术进行综述和分析。首先,介绍了多核处理器硅后调试技术面临的困难,特别是非确定性错误带来的新挑战;然后,概括介绍了国内外多核处理器硅后调试研究的最新进展,并分析了已有方法存在的问题;最后,对多核处理器硅后调试研究热点和趋势进行了分析,并指出该领域未来可能的研究方向。

基于确定性的处理器硅后调试系统

针对处理器硅后调试芯片可观测性差的问题，提出了一个可将硅片错误在仿真器中重现的处理器硅后仿真调试系统。为使实际系统的行为确定化，提出了简单有效的确定性同步器（DSync）。通过将不同时钟域的时间确定地关联在一起，该同步器可消除由于跨时钟域信号传输而导致的不确定性。根据处理器验证的实际需要，提出基本系统的概念。通过控制验证软件在基本系统范围内运行，无需记录系统输入就可实现仿真调试。实验结果表明，所提出的DSync和处理器仿真调试系统功能正确，实现简便，硬件开销小。

面向众核处理器的独立调试系统设计方法

基于片上网络(Network-on-Chip,NoC)技术的众核处理器正成为当前高性能处理器的设计焦点.传统的调试系统结构不能很好地应用于众核处理器体系结构,众核处理器中踪迹数据传输、调试事件传播、时间戳同步等方面均面临重大挑战.为解决上述问题,提出一种具有高带宽、低资源消耗的独立调试系统设计方法.该方法通过减少长互连线,提高了调试通道工作频率,以较少的互连线即可实现高带宽传输通道;同时调试组件采用分布式的对称结构,具有良好的可扩展性.在踪迹数据传输结构中,提出了一种带宽平衡的非侵入式踪迹数据导出方法,该方法通过软硬协同方式来配置踪迹通道仲裁的权重值,降低硬件复杂度.在调试事件的传播上,构建了与片上网络拓扑一致的事件传播网络,该网络在易于物理实现的同时具有事件传播延迟低的特点.在时间戳的同步方法上,提出了一种通过软硬件协同的时间同步方式,以很小的硬件代价实现了较精确的时间戳同步.

一种面向多核处理器的通用可调试性架构

硅后调试对于当代集成电路设计变得日益重要,用于辅助硅后调试的可调式性设计(DFD)应运而生.由于多核处理器往往包含多种不同类型的部件,每个部件都有各自的调试功能需求,极大地提高了可调式性设计的复杂度.针对上述问题,提出一种面向片上多核处理器的通用可调试性架构.该架构使用简单的监测器来监测和控制处理器中用于互连的片上网络,通过专门的调试总线将各个监测器与调试总控模块连接在一起,并使用EJTAG通用调试接口与外部调试主机传递信息.与传统的可调试性架构相比,该架构无需片上RAM,硬件代价低,具有模块化的特性.此外,文中提出的架构采用了工业界通用的EJTAG调试接口,因此通用性较高,已经被应用于龙芯-3B多核处理器中.实验结果显示,该架构可以在高频高数据带宽的环境下工作.

基于扫描链的可编程片上调试系统

研究了用于检验硅后芯片的硅后调试技术,考虑到现有的硅后调试技术缺乏实时监测芯片内部运行状态的能力,导致故障诊断的结果很不准确,提出一种基于扫描链的新的可编程片上调试系统。该系统充分利用芯片的片上传输总线,通过添加极少的硬件电路,使芯片能够实时监测自身的运行状态,并在满足程序设定的条件后,自动触发故障诊断模式。该系统充分利用芯片内建扫描链,通过控制扫描链实现对芯片内部状态精确配置和观测。此外,该系统通过片上时钟电路对调试时钟进行精确控制,保证各模式时钟切换的正确性,同时还支持实速测试,为时序分析和调试提供新途径。该系统已在最新一款龙芯高性能通用处理器芯片上得到成功应用。

并发追踪数据流的多缓存选址算法

为了验证多核芯片的正确性,通常需要同时观测不同芯核上的多组信号.如何实时处理并发追踪中多组数据流已经成为多核芯片硅后功能验证所面临的关键挑战之一.本文提出了一种基于映射的自调节缓存选址(Map-Based Self-Regulation Location Selection,MSLS)算法,该算法通过优化多缓存选址,在片上网络通信带宽限制下保证了并发追踪数据流能够实时存储,同时降低了追踪数据流传输能耗.实验结果表明了该方法的有效性.

基于寄存器簇恢复的追踪信号选择方法

在集成电路开发中,原型芯片硅后可观测性差,使得硅后调试变得异常困难,延长了芯片的开发周期.基于追踪的可调试性设计通过在芯片中添加追踪缓存以存储关键的追踪信号,可提高芯片的可观测性.但由于调试硬件开销有限,如何选择有限的追踪信号以提高芯片可观测性成为硅后调试的研究热点.该文提出了一种基于寄存器簇恢复的追踪信号选择方法,其可分为两步:寄存器簇生成、寄存器簇融合和选择,其中寄存器簇生成根据寄存器的反馈环信息构建初始寄存器簇,而寄存器簇融合和选择可以通过簇合并优化初始寄存器簇,并选择对状态恢复率提升最大的寄存器簇作为追踪寄存器簇.当追踪寄存器簇确定后,簇输入即为追踪信号,簇内寄存器即为需获取的快照信号.在基准电路ISCAS89上的实验结果表明,相对于现有的追踪信号选择方法,该方法可获得更高的状态恢复率,比现有最好的选择结果平均可提高7%,最高可提高57%,同时算法运行时间更短,比现有最快的选择方法平均也有54倍的加速,而仅需增加不到2%的存储开销和不到1%的逻辑开销.

基于遗传算法的多核芯片并发追踪调试方法

基于追踪的调试技术将追踪信号连接到追踪缓存,这些连接设施不仅占用有限的片上资源,全局连线还可能导致信号完整性问题.一种有效的解决方案是复用片上网络传输追踪数据.复用片上网络传输多组并发追踪信号,需要确定追踪缓存数量和放置位置以满足链路带宽的约束,同时实现传输功耗最小化.本文将该问题规约为NP难约束P-Median问题,并提出了一种基于遗传算法的多追踪缓存选址方法.在片上网络链路带宽的约束下,优化追踪缓存选址数和追踪数据传输能耗,为多组并发追踪信号的实时追踪提供了一种有效方法.实验结果表明,在同等约束条件下,多缓存能够有效提高追踪信号数量.相比于以前的研究结果,本文方法能够有效地减少缓存选址数和降低追踪数据传输能耗.