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IDT推出3端口SPI—4信息包交换器件——新型流量控制管理产品系列通过无缝连接多个SPI—4网络硬件单元加速信息包处理
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《电子与电脑》 2004年第11期15-15,共1页
通信集成电路供应商——IDT公司宣布推出新型多功能系统信息包接口(SPI)套件,从而扩充其信息包交换流量控制管理(FCM)产品系列。这三个新型FCM集成解决方案支持10Gbps信息包处理,并为逻辑端口密度和缓冲容量提供宽的可选范围,按照SPI... 通信集成电路供应商——IDT公司宣布推出新型多功能系统信息包接口(SPI)套件,从而扩充其信息包交换流量控制管理(FCM)产品系列。这三个新型FCM集成解决方案支持10Gbps信息包处理,并为逻辑端口密度和缓冲容量提供宽的可选范围,按照SPI—4数据超额预定及汇聚要求设计的复杂流量控制设计,能保证低延迟的SPI—4到SPI—4的交换。 展开更多
关键词 3端口SPI-4信息包交换器件 流量控制管理产品系列 网络硬件单元 IDT公司
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S2000彩超硬件结构原理及分析 被引量:8
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作者 徐晓峰 《中国医疗设备》 2012年第6期123-124,共2页
本文介绍了西门子S2000彩超硬件结构原理并对其功能进行了分析。
关键词 彩超 硬件结构 硬件单元
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基于泰芯TX8M2260的矢量变频器
3
作者 南余好 周崇熙 俞建定 《电子技术应用》 2024年第10期88-92,共5页
针对传统矢量变频器成本高、结构复杂等问题,设计了一种基于TX8M2260微控制器的矢量变频器设计方案,该方案充分利用了TX8M2260的高性能低功耗特性以及其特有的硬件加速单元(MDU),并且采用了一种结构紧凑、成本效益高且高度集成化的硬件... 针对传统矢量变频器成本高、结构复杂等问题,设计了一种基于TX8M2260微控制器的矢量变频器设计方案,该方案充分利用了TX8M2260的高性能低功耗特性以及其特有的硬件加速单元(MDU),并且采用了一种结构紧凑、成本效益高且高度集成化的硬件架构。通过对基于FOC理论的控制算法的实施和对硬件设计的优化,提出的矢量变频器在TX8M2260平台上进行了实现和实验验证。实验结果表明,所设计的矢量变频器成功实现了要求的各项功能,并具有良好的动态性能和稳定性,这进一步证实了这种矢量变频方案的方便有效。 展开更多
关键词 矢量变频器 TX8M2260 硬件加速单元 FOC控制算法
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某导弹模型动态参数的采集单元设计
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作者 钮乾鹏 《太原师范学院学报(自然科学版)》 2003年第3期53-56,共4页
文章研究设计了某导弹模型动响应动态参数的采集单元 ,全面论述了该单元的设计思想与硬件实现途径 .研制完成的导弹模型动响应动态参数采集单元能够实现导弹模型在水中运动过程中五路加速度信号与五路应变信号之间的 AD转换、记录、存储。
关键词 导弹模型 动响应 动态参数 采集单元 系统设计 均匀采样策略 单元硬件 单元时序电路
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细粒度显式并行体系结构微处理器设计 被引量:1
5
作者 王昭顺 王俊宇 王新辉 《计算机工程与应用》 CSCD 北大核心 2001年第11期36-38,共3页
文章在分析微处理器体系结构发展的基础上,利用文献[1]提出的显式硬件单元控制EHCC技术,设计了一个细粒度显式并行计算微处理器模型。仿真结果表明细粒度显式并行计算将是微处理器体系结构发展的理想方向。
关键词 微处理器 体系结构 细粒度并行计算 指令 硬件单元控制
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RPRU:一种面向处理器的比特抽取与移位统一架构 被引量:1
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作者 马超 戴紫彬 +2 位作者 李伟 南龙梅 金羽 《计算机研究与发展》 EI CSCD 北大核心 2018年第2期426-437,共12页
比特抽取与循环移位操作都可以利用位级置换完成.目前,它们在硬件实现时,大都采用分离的、各自独立的设计方式,这造成了硬件逻辑资源的浪费.尽管有些研究成果将它们统一设计,但是实现路由算法的电路却是独立的,逻辑资源消耗较多.因此,... 比特抽取与循环移位操作都可以利用位级置换完成.目前,它们在硬件实现时,大都采用分离的、各自独立的设计方式,这造成了硬件逻辑资源的浪费.尽管有些研究成果将它们统一设计,但是实现路由算法的电路却是独立的,逻辑资源消耗较多.因此,通过研究循环移位和比特抽取这2种比特级操作在多级动态互连网络Inverse Butterfly中的映射原理,并结合该网络的自路由和递归特性,提出了一种针对这2种操作的统一路由算法.该算法不仅具有较高的并行性,而且硬件实现简洁,利于处理器架构集成.在此基础上,构造了一种可重构比特抽取-移位硬件单元(reconfigurable parallel bit extractionrotation hardware unit,RPRU),并对其关键路径电路进行了优化设计.然后,在CMOS 90nm工艺下完成了逻辑综合.实验结果表明:利用该路由算法所构造的硬件单元与以往同类设计相比,面积减少了近30%. 展开更多
关键词 比特抽取 循环移位 统一路由算法 硬件单元 INVERSE Butterfly网络
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智能循迹小车创新实训系统设计
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作者 刘环 贾鹤鸣 +2 位作者 朱传旭 杨泽文 莫冲 《科教文汇》 2017年第13期45-47,共3页
基于K60P144单片机最小系统设计了智能循迹小车创新实训系统,包括:智能小车单元、软件设计单元。智能小车由主控模块、电机驱动模块、陀螺仪模块、CCD模块、编码器模块以及供电电路模块组成;软件设计中采用C51程序语言开发控制。该系统... 基于K60P144单片机最小系统设计了智能循迹小车创新实训系统,包括:智能小车单元、软件设计单元。智能小车由主控模块、电机驱动模块、陀螺仪模块、CCD模块、编码器模块以及供电电路模块组成;软件设计中采用C51程序语言开发控制。该系统可用于自动化专业创新实践训练课程综合设计。 展开更多
关键词 智能循迹车 直立平衡控制 硬件单元设计
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基于遍历原则电能计量设备测试技术研究 被引量:1
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作者 赵雪松 谢倩娴 +3 位作者 尹仕红 侯婧 张日取 石金保 《中国新技术新产品》 2021年第13期1-6,共6页
随着智能电网中以电能计量设备为代表的能源智能计量设备的新要求越来越多,符合相关标准的电能计量设备的测试也受到了广泛关注。在设计电能计量设备的过程中需要使用各种测试技术对设备进行设计和验证。针对当前电能计量设备研发过程... 随着智能电网中以电能计量设备为代表的能源智能计量设备的新要求越来越多,符合相关标准的电能计量设备的测试也受到了广泛关注。在设计电能计量设备的过程中需要使用各种测试技术对设备进行设计和验证。针对当前电能计量设备研发过程中开展产品验证的实际情况,该文以智能电能表硬件测试过程为例,对同类产品的硬件测试进行了硬件单元分类,并就硬件测试问题进行阐述,介绍智能电能表的硬件测试方法。采用遍历原则对智能电能表相关单元的设计进行验证,证明该方法对提高智能电能表设计、质量验证便捷性以及降低测试成本有一定的参考价值。 展开更多
关键词 能源智能计量终端 硬件白盒测试 遍历原则 硬件单元
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智能制造、智慧工厂、工业4.0都必须标准化体系先行 被引量:1
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《智慧工厂》 2017年第5期35-37,共3页
1.概述从技术基础上讲,工业4.0和智能制造是机械工程学科、工业工程学科、电子电气工程、自动化工程学科、信息工程学科相互融合的必然结果。图1表示了由工业2.0、工业3.0发展到工业4.0这些学科的融合。由此可见,在实现工业4.0和智能制... 1.概述从技术基础上讲,工业4.0和智能制造是机械工程学科、工业工程学科、电子电气工程、自动化工程学科、信息工程学科相互融合的必然结果。图1表示了由工业2.0、工业3.0发展到工业4.0这些学科的融合。由此可见,在实现工业4.0和智能制造中,机械工程、工业工程和自动化工程在新需求下必须升级和发展是其必要条件,信息工程技术则是其充分条件。信息技术为智能制造提供了充分的手段和实现的途径,但智能的内涵(包括智能赖以实现的架构、智能功能、智能算法等)还是要从制造过程去提炼和开发。因此。 展开更多
关键词 智能制造 硬件单元 非功能特性 基本单元 软件单元 系统架构 架构模型 标准化体系
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摆式列车加速度检测系统中的传感器容错研究
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作者 张宇明 林建辉 陈建政 《铁道学报》 EI CAS CSCD 北大核心 2002年第1期28-32,共5页
准确可靠地获得剩余离心加速度对于摆式列车正确倾摆和安全运行至关重要。计算了加速度检测系统在给定可靠性下的最优并联传感器数 ,针对传感器的失效过程和形式 ,确定了传感器故障的决策逻辑和故障判断的门限参数。实例仿真表明 ,多单... 准确可靠地获得剩余离心加速度对于摆式列车正确倾摆和安全运行至关重要。计算了加速度检测系统在给定可靠性下的最优并联传感器数 ,针对传感器的失效过程和形式 ,确定了传感器故障的决策逻辑和故障判断的门限参数。实例仿真表明 ,多单元硬件冗余和相应的故障决策逻辑对于提高摆式列车剩余离心加速度检测的可靠性是切实可行的。 展开更多
关键词 容错 可靠性 传感器 摆式列车 加速度检测系统 剩余离心加速度 单元硬件冗余 安全运行 故障决策逻辑 故障门限参数
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Accelerating f inite difference wavef ield-continuation depth migration by GPU
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作者 刘国峰 孟小红 刘洪 《Applied Geophysics》 SCIE CSCD 2012年第1期41-48,115,共9页
The most popular hardware used for parallel depth migration is the PC-Cluster but its application is limited due to large space occupation and high power consumption. In this paper, we introduce a new hardware archite... The most popular hardware used for parallel depth migration is the PC-Cluster but its application is limited due to large space occupation and high power consumption. In this paper, we introduce a new hardware architecture, based on which the finite difference (FD) wavefield-continuation depth migration can be conducted using the Graphics Processing Unit (GPU) as a CPU coprocessor. We demonstrate the program module and three key optimization steps for implementing FD depth migration: memory, thread structure, and instruction optimizations and consider evaluation methods for the amount of optimization. 2D and 3D models are used to test depth migration on the GPU. The tested results show that the depth migration computational efficiency greatly increased using the general-purpose GPU, increasing by at least 25 times compared to the AMD 2.5 GHz CPU. 展开更多
关键词 Wavefield-continuation depth migration finite difference Graphic Processing Unit EFFICIENCY
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云环境下性能监测数据预处理方法研究 被引量:2
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作者 孙斌 吕依蓉 +2 位作者 王晶 喻之斌 张伟功 《小型微型计算机系统》 CSCD 北大核心 2018年第9期2016-2021,共6页
基于性能监测单元(performance monitoring unit,PMU)的分析技术对深入理解程序运行特征十分重要,也是性能优化的重要依据.在云计算环境下,由于机器数目庞大,PMU起着更为重要的作用.然而性能计数器却存在监测效率低,数据质量不高的问题... 基于性能监测单元(performance monitoring unit,PMU)的分析技术对深入理解程序运行特征十分重要,也是性能优化的重要依据.在云计算环境下,由于机器数目庞大,PMU起着更为重要的作用.然而性能计数器却存在监测效率低,数据质量不高的问题.从两方面对这一问题进行了研究:缺失值的填充和异常值的替换.对缺失值,采用回归方法来进行补全;对异常值,采用局部滤波的方法进行过滤.提出了基于知识库的数据预处理方法(KBDP)将监测效率提升了2-5倍,综合分析了使用PMU对程序执行造成的可能影响,处理后的结果与参考值的相似度高于80%,最高达95%. 展开更多
关键词 数据预处理 云计算 硬件性能监测单元
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面向RISC-V指令集架构处理器的代码压缩技术
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作者 程战涛 梁峰 张国和 《微电子学与计算机》 2021年第6期13-19,共7页
针对嵌入式系统处理器代码量指数式增长带来的设计与验证难题,提出一种适用于RISC-V指令集架构处理器的Bitmask代码压缩技术.结合RISC-V指令集特点,设计了混合编码与分离字典相结合的Bitmask代码压缩算法;在不影响处理器结构和Cache工... 针对嵌入式系统处理器代码量指数式增长带来的设计与验证难题,提出一种适用于RISC-V指令集架构处理器的Bitmask代码压缩技术.结合RISC-V指令集特点,设计了混合编码与分离字典相结合的Bitmask代码压缩算法;在不影响处理器结构和Cache工作机制的基础上,设计精简的硬件解压缩单元,减小了嵌入式系统处理器所需的程序内存空间.采用面向RISC-V指令集的混合编码压缩指令格式,减小原始指令码的码字长度,改善了代码压缩率;采用分离的两个字典结构,在不影响代码压缩率的前提下,减小了硬件解压缩延迟.结果表明,在RISC-V指令集架构上不增加过多硬件开销的情况下,代码压缩率平均为61.1%,大大减小了处理器所需的程序内存空间. 展开更多
关键词 嵌入式系统处理器 RISC-V指令集 代码压缩技术 硬件解压缩单元
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