基于FPGA的硬件排序系统设计

针对软件排序速度慢、排序数据量小以及占用CPU资源多等问题,设计了一种基于FPGA的硬件排序系统。排序过程采用DMA工作方式,不占用CPU资源;数据传输采用SISO(串行输入/串行输出)方式,减少FPGA内部布线资源,增强排序系统可靠性。利用Modelsim仿真工具对硬件排序系统进行仿真验证,仿真结果表明,硬件排序系统可以有效提高排序效率以及降低CPU使用率。

一种BCA结构形式的硬件排序电路模型

介绍了一种总线相联的细胞阵列 ( BCA)结构形式的硬件排序电路模型 .数据以串入串出方式通过该电路 ,边输入 ,边排序 .利用 n个细胞对 n个数据进行排序 ,只需 n步 .该排序电路模型的每个细胞需要一个寄存器 ,一个比较器 ,一个多路选择器 .

基于不同排序方法的快速霍夫曼编码硬件实现

针对软件霍夫曼静态编码计算量大,而动态霍夫曼编码使得解码器同样复杂的缺点,提出了一种准动态霍夫曼硬件编码器。该编码器每次对一组数据序列进行静态编码,然后将编码并行输出,从而使得编码器具有较高的编码速度,而其延迟时间仅为一次编码过程的总时间。首先,为了充分利用硬件并行特性,分别使用动态排序和静态排序两种排序网络,以适应不同场合的编码需要。然后,使用数据流驱动的硬件二叉树构建和解析结构得到信源符号对应的霍夫曼编码。最后,将储存在FIFO中的输入数据查表并输出。设计结果表明,当使用Nexys4DDR平台时,该编码器可以工作于100MHz以上的频率,同时具有吞吐高、延迟低、编码效率高和译码器简单的特性。

二元分组交错排序法及其在视频降噪器中的应用

就高速实时排序提出了一种硬件方案，并给出了这一方案的数学证明和实现方法，以及该方案在数字视频降噪器中的具体应用。