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题名异步FIFO的设计与验证
被引量:12
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作者
彭莉
秦建业
付宇卓
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机构
上海交通大学微电子学院
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出处
《计算机工程与应用》
CSCD
北大核心
2005年第3期98-101,共4页
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基金
国家863高技术研究发展计划(编号:2003AA1Z1350)
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文摘
多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。
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关键词
多时钟域
亚稳态
异步FIFO
格雷码
空满信号
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Keywords
multi-clock domain,metastability,asynchronous FIFO,gray code,full/empty flag
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分类号
TP391.8
[自动化与计算机技术—计算机应用技术]
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题名异步FIFO设计中两个关键问题的研究
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作者
武达亮
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机构
武汉科技大学信息工程与技术学院
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出处
《数字通信世界》
2009年第12期58-60,共3页
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文摘
在一个数字系统中往往会包含有多个不同的时钟域,采用异步FIFO可实现各个时钟域间的高速传输。在异步FIFO的设计过程中,系统的亚稳态问题及如何正常读写问题是本文讨论的重点。
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关键词
异步FIFO
亚稳态
空满信号
格雷码
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分类号
TP393
[自动化与计算机技术—计算机应用技术]
TP391.72
[自动化与计算机技术—计算机应用技术]
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