异步FIFO的设计分析

基于FIFO的工作原理依次论述了异步FIFO的读写控制逻辑和空满状态判断逻辑,突破了传统的方法,采用分别为读、写指针增添一位附加位的方法来更快、更准确地判断异步FIFO的空、满状态,设计了一款具有转发功能的FIFO。测试结果表明:此款FIFO的转发功能正常,读写速率可达到165 MHz。

一种高效的异步FIFO设计方法

异步FIFO是一种先进先出的电路,它是解决两个不同时钟系统之间传输数据的有效方法。首先介绍了异步FIFO设计中的问题,然后介绍异步FIFO的结构并采用了一种设置门限的方法判断空满标志,并提高了精度和效率。经过modelsim仿真和XST综合过后,证实能够高效地实现FIFO的功能。

基于Verilog HDL的异步FIFO设计

针对解决SOC内部跨时钟域之间数据传输、存储所引起的亚稳态问题,采用异步FIFO,它是解决集成电路亚稳态的有效方法之一。文中分析了异步FIFO设计中的2个关键性技术难点:减少亚稳态出现概率和正确产生空/满状态标志位。采用一种新的设计方案,即利用格雷码计数器和二级同步器可以有效解决亚稳态问题,通过格雷码指针产生空/满状态位,以上问题迎刃而解。通过Modelsim仿真测试,结果表明,该异步FIFO数据写入和读出正常且空/满标志信号正确。