Max+plus Ⅱ在“组合电路中竞争与冒险现象”课堂教学上的应用

"数字电路"课程中的"组合逻辑电路中的竞争与冒险现象"这部分内容是课堂讲解的一个重点和难点。为了加深学生对该抽象知识点的理解和掌握,以最简单的2输入与门为例,通过设计输入、编译、时序仿真、查看定时关系等操作步骤,介绍一种将Max+plusⅡ引入这一讲的具体教学方法。合理设置输入波形以后,通过Max+plusⅡ时序仿真的结果,不仅可以观察到输出端产生的"毛刺",还可以通过计算找到产生的原因并采取有效的方法消除。课堂实践证明,此方法取得了良好的教学效果,大大提高了授课效率。

数字电路中的竞争与冒险现象

在设计组合或时序逻辑电路时,竞争与冒险现象所带来的毛刺会造成电路的故障。分析数字电路中的竞争与冒险现象的成因和分类,利用逻辑函数法和卡诺图法对冒险进行判断,通过搭建Multisim仿真电路分析冗余法和滤波法消除竞争冒险的利弊,提出两种方法的不同适用范围。

基于FPGA的32位MIPS-CPU平台开发

文章参考opencores组织的开源代码,完成基于5级流水线的32位MIPSCPU的设计,并通过增加相关逻辑解决流水线冒险与竞争。设计的CPU文中称为OPS1-CPU,使用基于Windows-DOS系统搭建gccmips_elf编译系统,用来对应用程序进行编译、链接与执行,生成相应汇编语言程序以及仿真向量文件。最终将设计的OPS1-CPU成功下载到ALTERA公司的FPGA芯片EP1C6Q240,进行了板级的指令级调试与验证,证明OPS1-CPU硬件系统与编译系统运行正常,完成MIPS系统的平台搭建。

H.264解码器中一种新颖的去块效应滤波器设计

在此完成了H.264/AVC解码器中高效低功耗的去块效应滤波器设计。该设计采用5阶流水线技术,配合混合边界滤波顺序与打乱次序的存储数据更新机制,解决了数据与结构冒险问题,因此获得了正常流水线操作中的0延迟,使得基于流水线的设计架构得到最大程度的实现,同时提高了系统吞吐量并降低了功耗。该设计在FPGA芯片上验证的工作频率上限大约为200 MHz,吞吐量为滤波单个宏块需要198个时钟周期。使用0.18μm CMOS工艺,Synopsys Co.的DC工具对滤波器模块进行综合,结果为时序收敛,功耗约为2μW。仿真结果显示,可以对QCIF标准的视频(60 f/s)进行实时环路滤波,该环路滤波器可以用于H.264/AVC实时解码器中。

某雷达信息处理电路的CPLD实现

采用图形设计方法，给出了用CPLD在某雷达信息处理电路中实现信息采集、存储、累加、传输等功能的具体方法，同时简要介绍了CPLD应用中常见故障的解决办法。