一种基于时序的加/减法器组优化方法

针对现场可编程门阵列(Field Programmable Gate Array,FPGA)电路模块中混合加/减法器组的时序优化问题,本文提出了一种在寄存器传输级(Register-Transfer-Level,RTL)综合优化阶段考虑加/减法器的输入端口数据位时延的正负矩阵优化方法,有效地利用了FPGA芯片中的进位链结构。在FPGA公司软件工具平台上的算法实现和芯片测试结果显示,这种正负矩阵优化方法相比于传统方法取得了很好的时序优化效果。

带回环双工器设计

本文给出了一种新颖的带回环波导双工器,并且加工实物进行验证。该双工器具有带外抑制非常平坦的特性,可满足电子系统自检和校准的功能需要,该双工器可简化电子系统的复杂度,改善电子系统的性能。双工器采用耦合矩阵综合设计,公共端口采用计算端口时延设计,以消除高低端滤波器的相互影响。该设计方法简单灵活,计算量小,设计精度高。