16×16位带符号/无符号基于RTL级实现的可综合的高速乘法器

提出了一种综合使用改进后的Booth编码算法、Wallace树形结构、先行进位加法器 ,利用HDL进行RTL级的高速运算的乘法器的设计。它可以方便地应用于不同的工艺库。逻辑设计与工艺设计是互不相关的。设计的代码经过仿真和综合后表明 ,采用TSMC 0 .18μm的工艺库在温度为 2 5℃ ,电源电压为 1.8V的情况下 ,最小延迟 (criticalpath)为 3.5ns,在时钟频率为 2 0 0MHz时 ,芯片面积为 2 6 2 77.0 95 7μm2 ,平均功耗为 7.12 3mW。

基于改进波兹编码的符号位快速处理算法

基于改进波兹编码的乘法器设计中,在处理部分积累加时,为了提高速度、减小面积,可以单独对符号位扩展部分进行优化处理。本文就符号位扩展运算提出了一种使用‘或’-‘异或’处理的快速算法。该方法有效地减少了门的使用数量,提高了处理速度。

一种支持高效加法的FPGA嵌入式DSP IP设计

提出了一种支持可变位宽高效加法的现场可编程逻辑门阵列(FPGA)嵌入式数字信号处理(DSP)单元知识产权(IP)硬核结构,相比于Altera公司的Stratix-Ⅲ DSP结构,基于本文提出的优化结构可以更高效地实现加法、乘加以及累加等多种应用。利用软件对不同数据类型和位宽的输入实现数据预处理,减小了硬件资源的开销,并进一步提升了电路性能。同时在DSP结构中加入了乘法旁路器和二级符号位扩展的加法电路,在减小DSP实现面积的同时,支持超高位宽、高速的流水线型加法运算,扩展了DSP的应用范围。采用TSMC 55 nm标准CMOS工艺设计并完成了所提出的DSP IP核的电路实现,可实现包括72位可变位宽加法及36位可变位宽乘法等在内的9种运算模式。

是True还是False?

本文用几个简单C语言程序的运行结果揭示C语言中signed变量和unsigned变量的本质区别。