基于FPGA的双乘法器卷积加速算子的封装方法

FPGA因其灵活性、高并行性和可定制性,在卷积神经网络的加速中表现出良好的性能。实践中通常会将卷积的乘加运算交付给FPGA的DSP块,因此DSP的使用效率会直接影响加速器的性能。将两个乘法操作封装到一个DSP块可以同时提高DSP资源的利用率和卷积运算的速度。符号校准电路解决双乘法器封装带来的符号问题,使其支持的运算扩展到双有符号数,扩大算子对激活函数的支持范围。通过将卷积运算展开成向量内积的方式,进一步提高运算的并行度。