大直径金刚石膜等离子淀积炉的方案设计

金刚石薄膜由于其极高的硬度和化学稳定性 ,并且透红外光特性和电阻率高的特性 ,广泛应用于机械、电子、光学、医学等领域。对采用氩氢等离子体电弧 (即上电极 )与碳氢化物在水冷成膜台 (即下电极 )上淀积金刚石膜的结构设计方案作较详尽的探讨 ,以物元分析法设计出较合理的传动方案 。

等离子体化学气相淀积TiO_2薄膜材料

本文报导了以钛酸丁酯((C_4H_9O)_4Ti)为反应源物质,采用等离子体化学气相淀积(P-CVD)技术,在不同衬底上淀积出性能良好的TiO_2薄膜材料,并对其结构和气敏特性进行了初步研究。

等离子体淀积二氧化硅的抗电特性

文章报道了等离子体二氧化硅的抗电特性研究,并指出生长温度和退火条件对抗电特性有直接影响。

等离子体增强化学气相淀积a-SiCOF薄膜的稳定性研究

以正硅酸乙酯 (TEOS) /C4 F8/Ar为气源 ,采用等离子体增强化学气相淀积(PECVD)方法制备了低介电常数a SiCOF介质薄膜 ,并借助X射线光电子能谱 (XPS)和傅立叶变换红外光谱 (FTIR)对薄膜的化学键结构、热稳定性和抗吸水性进行了研究。

添加H_2对SiH_4/N_2/Ar等离子体淀积的氮化硅电学和光学特性的影响

研究了加H2对SiH4/N2/Ar高密度、低离子能量的等离子体淀积的氮化硅薄膜(淀积的衬底温度为400℃)电学和光学性能的影响。实验结果表明,加入H2使氮化硅薄膜的光学带隙增加,其折射率以及在氢氟酸缓冲液中腐蚀速率减小,而XPS测试的N、Si原子比没有改变,均为1.3。FTIR测量表明,样品中Si-H键的密度低于仪器检测限,而添加H2的样品中N-H键密度稍增加。此外,由淀积的氮化硅膜构成的MIS结构的高频C-V测试(1 MHz)显示,当氢气流量从零增加到8sccm时,高频C-V的回滞幅度从(0.40±0.05)V降低到(0.10±0.01)V。基于这些实验结果和理论分析,表明了加适量H2能够促进弱的Si-Si键以及Si和N的悬挂键向Si-N键转化。

激光诱导等离子体淀积薄膜过程的研究

用激波理论推出了激光诱导等离子体化学气相淀积过程中两个重要参量薄膜面积、膜淀积速率的表达式。分析了激光强度、气体压强、基片温度对淀积过程的影响 。

HDP介质淀积引起的等离子充电损伤机制研究

高密度等离子体化学气相淀积(HDP CVD),具有卓越的填孔能力和可靠的电学特性等诸多优点,因此它被广泛应用于超大规模集成电路制造工艺中。本文研究了金属层间介质(IMD)的HDP CVD过程对栅氧化膜的等离子充电损伤。研究表明在HDP淀积结束时的光电导效应使得IMD层(包括FSG和USG)在较短的时间内处于导电状态,较大电流由IMD层流经栅氧化膜,在栅氧化膜中产生缺陷,从而降低了栅氧化膜可靠性。通过对HDP CVD结束后反应腔内气体组分的调节,IMD层的光电导现象得到了一定程度的抑制,等离子充电损伤得到了改善。

等离子体化学气相淀积法(PCVD)生长氧传感器薄膜材料

稳定化 ZrO2是目前已实用化的氧离子导体材料。由于工业过程自化的要求,传性感器的小型化、集成化、智能化已成为当前发展的趋势,各种薄膜型氧传感器元件的研制开始活跃起来[1]。在众多的薄膜工艺中,PCVD 法优点突出,控制方便,尤其低压等离子体在低温所具有的高内能和活化能（其电子温度104～105K）。

采用磁桶和同心等离子体源及材料源的等离子体淀积方法及设备

将导电金属涂敷材料从磁控溅射靶上溅射出来，利用带有射频能量的高密度等离子体使溅射出的导电金属涂敷材料在真空处理空间内离子化，射频耦合能量来自线圈，线圈位于真空室外面、绝缘窗后面，真空室壁面上的绝缘窗位于溅射靶的开口的中央位置。真空室的压强为10—100毫乇。磁桶由永磁铁所组成的磁铁阵列形成，在真空室壁面后面，产生一个多磁力线交点的磁场，推斥来自等离子体、朝着真空室壁面方向运动的带电粒子，从而，增强了对等离子体的约束，提高了等离子体密度、等离子体的均匀性及涂敷材料的离子化比例。

高密度等离子体化学气相淀积(HDP CVD)工艺

随着半导体技术的飞速发展，单个芯片上所能承载的晶体管数量以惊人的速度增长，与此同时，半导体制造商们出于节约成本的需要迫切地希望单个晶圆上能够容纳更多的芯片。这种趋势推动了半导体器件特征尺寸的显著减小，相应地也对芯片制造工艺提出了更高的要求，其中一个具有挑战性的难题就是绝缘介质在各个薄膜层之间均匀无孔的填充，以提供充分有效的隔离保护，包括浅槽隔离（Shallow—Trench—Isolation），金属前绝缘层（Pre—Met—al—Dielectric），金属层间绝缘层（Inter—Metal—Dielec—tric）等等。本文所介绍的高密度等离子体化学气相淀积（HDPCVD）工艺自20世纪90年代中期开始被先进的芯片工厂采用以来，以其卓越的填孔能力、稳定的淀积质量、可靠的电学特性等诸多优点而迅速成为0．25微米以下先进工艺的主流。图1所示即为在超大规模集成电路中HDPCVD工艺的典型应用。

RF等离子辅助热丝CVD法制备大面积β-SiC薄膜

采用RF辅助加热CVD方法,在76mm硅衬底上生长了β-SiC薄膜。设备为电容耦合式RF(13.56MHz)等离子体装置,反应气体为甲烷(CH4);通过控制反应系统内碳原子成核生长的条件,实现了大面积β-SiC薄膜的生长。对样品进行了XRD、AFM检查;退火后整个样片膜厚均匀、一致性好、应力低、与衬底的粘附性好。

淀积参数对PECVD氮化硅薄膜力学特性的影响

等离子增强化学气相淀积(PECVD)法制备的氮化硅薄膜具有沉积温度低、生长速率高和残余应力可调节等特点,研究其力学特性对研制MEMS器件和系统具有重要意义。采用HQ-2型PECVD淀积台,在沉积温度为350℃,NH3流量为30cm3/min的条件下,通过改变氩气稀释至5%的SiH4流量和射频功率大小,制备了具有压应力、微应力和张应力的多种氮化硅薄膜样品。采用纳米压痕仪Nanoidenter-G200对淀积薄膜的杨氏模量和硬度进行测试,结果表明,在较小的SiH4流量和较高的射频功率条件下,淀积的氮化硅薄膜具有更高的杨氏模量和硬度。

PECVD淀积SiO_2薄膜工艺研究

研究了等离子增强化学气相淀积(PECVD)制备非晶SiO2薄膜的工艺。系统地研究了反应气体流量比、射频功率、淀积腔内压强、淀积时间等工艺条件对SiO2薄膜质量的影响,采用椭偏仪测量了不同工艺条件下淀积的SiO2薄膜的厚度和折射率。根据以上测试结果分析了各工艺参数对SiO2薄膜淀积速率、折射率以及均匀性的影响规律,并定性讨论了其机理。找到了比较合适的制备高均匀性和典型折射率SiO2薄膜的工艺参数。

PECVD法淀积氟碳掺杂的氧化硅薄膜表征

以正硅酸乙酯（ＴＥＯＳ）和八氟环丁烷（Ｃ４Ｆ８）为原料，采用等离子体增强化学气相淀积（ＰＥＣＶＤ）方法制备了氟碳掺杂的氧化硅薄膜（ＳｉＣＯＦ）．样品的Ｘ射线光电子能谱（ＸＰＳ）和傅立叶变换红外光谱（ＦＴＩＲ）分析表明薄膜中含有Ｓｉ－Ｆ、Ｓｉ－Ｏ、Ｃ－Ｆ、Ｃ－ＣＦｘ、ＣＦ2等构型．刚淀积的薄膜的折射率约为１．４０．对暴露在空气中以及在不同温度下退火后薄膜的折射率做了测量，并对其变化机理进行了讨论，同时表明了理想的淀积温度应是３００℃．

传统 PECVD高品质氢化非晶硅的淀积率

根据 Winer模型 ,联合 Winer模型和 Street的氢化学势理论 ,分别研究了传统 PECVD( CPECVD)高品质氢化非晶硅 ( HQ a-Si:H)的淀积率上限 rdup和淀积率 rd 与 a-Si:H缺陷密度 ND 的关系。得到的结论是 :( 1 )rdup=1 .6nm/s(目前实验上 rd 已接近 1 .0 nm/s)。( 2 )对每一优化淀积温度 ( Ts=2 0 0～ 30 0°C) ,存在一相应的优化淀积率 rdop,当 rd<rdop时 ,rd 增加 ,ND减小 (解释了 Tsuda etal的实验曲线的左边 )。还讨论了在大淀积率下( 0 .5 nm/s<rd<rdup)制备 HQ a-Si:H时避免粉末形成的可能方法。结果显示 :适当功率密度 Pd/Si H4 流速率 fr和 (或 )适当的 Si H4 气压 Pr/fr匹配是至关重要的。

电感耦合等离子体CVD制备Si薄膜的研究

电感耦合等离子体(ICP)是一种极具发展前景的低温高密度等离子体源,已经在大规模集成电路的深亚微米刻蚀和大面积均匀薄膜的淀积中得到广泛应用。采用自主设计的ICP-CVD设备,在不同的衬底条件和SiH4浓度下制备了一系列的Si薄膜样品。采用多种结构分析手段对样品进行了测试,发现薄膜是非晶相、结晶相和孔隙的混合物,在较低的放电功率下即出现了相当比例的结晶相,对样品电导率和光学带隙的测试也进一步验证了这一结果。

PECVD淀积Si_3N_4作为光刻掩膜版的保护膜

采用等离子增强化学汽相淀积(PECVD)方法淀积Si3N4薄膜作为光刻掩膜版的保护膜,可以降低掩膜版受损程度,延长使用寿命。分析了Si3N4膜厚的选取要求,给出了PECVD淀积Si3N4膜的工艺条件。实际制作了带有Si3N4保护的光刻掩膜版,并与不带Si3N4保护的掩膜版的使用情况做了对比。结果表明,带有Si3N4保护的光刻掩膜版的使用寿命可明显延长2倍以上。

半导体芯片中等离子损伤的解决方案

在研发一套基于0.18μm工艺的全新半导体芯片时,由于芯片工艺的要求我们将标准0.18μm工艺流程中的接触孔蚀刻阻挡层由原来的UVSIN+SION改为SIN,但却引进了PID(等离子体损伤)的问题。当芯片的关键尺寸减小到0.18μm时,栅氧化层变得更薄,对等离子体的损伤也变得更加敏感。所以如何改善PID也成为这款芯片能否成功量产的重要攻坚对象。这一失效来源于接触孔阻挡层的改变,于是将改善PID的重点放在接触孔蚀刻阻挡层之后即后段工艺上。后段的通孔蚀刻及钝化层的高密度等离子体淀积会产生较严重的等离子体损伤,因此如何改善这两步工艺以减少等离子体损伤便成为重中之重。文中通过实验验证了关闭通孔过蚀刻中的磁场以及减小钝化层的高密度等离子体淀积中的溅射刻蚀功率可以有效改善芯片的等离子体损伤。通过这两处的工艺优化,使得PID处于可控范围内,保证了量产的芯片质量。