一种同步流水算术编码器的设计

针对JPEG2000标准中的算术编码器实现时,在上下文(CX)表更新、归一化及字节输出过程中具有返回或等待路径问题,提出一种新的同步流水算术编码器设计方案.该方案采用4步流水线设计,通过流水线操作的时序分析,得到了CX表的单步更新方法,并设计了一种树型搜索的寄存器的短延时0位检测电路.引入多路选择器来加速实现任意位左移,在提高主关键路径并行性的同时,采用了多种方法对寄存器传输级代码进行优化.实验表明,在EP1S25B672C7上,最高工作时钟可达107.91MHz.

JPEG2000中算术编码器的FPGA实现

研究了 JPEG2 0 0 0标准中算术编码器的硬件实现问题 ,提出了一种适合 VLSI实现的结构 ,并在 FPGA上对其进行了仿真验证。该设计使用 Verilog语言在 RTL级描述 ;并以 AlteraFLEX1 0 K1 0 0 - 3为基础 ,在 Maxplus II下完成综合及后仿真。综合得到的器件面积利用率 1 6 % ,最高工作时钟 3 1 .4MHz。分析表明 ,这种结构能够满足 JPEG2 0 0 0系统对 5 1 2× 5 1

一种JPEG2000算术编码器的优化算法与实现

通过对索引表和概率间隔区间更新条件的分析,提出了一种JPEG2000算术编码器的部分并行优化算法.在连续编码两个数据对时,通过预测间隔区间的变化,可以一次完成索引表和间隔区间的更新,从而减小了编码数据的关联性,实现了算术编码器的部分并行编码.设计了基于3级流水线的JPEG2000算术编码器,并通过了FPGA验证.试验结果表明,该算法平均每个时钟编码1.58对数据,比每个时钟编码1对数据的普通算法,编码效率提高了58%.

CABAC算术编码器硬件优化实现

为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反馈环路.针对上下文环路,采用3条迭代周期不同的子环路更新具有不同依赖周期的上下文变量,提高了时钟频率和吞吐率;对于字节打包环路,通过提取一类可简化电路结构的数据元素,并为之构建快速旁路,增加了环路的处理速度.基于上述方法并辅以基本的电路优化手段,设计实现在现场可编程门阵列(FPGA,Field-Programmable Gate Array)平台上频率可达309MHz,并且每个时钟周期处理一个编码符号.

JPEG2000自适应算术编码器FPGA设计

研究JPEG2000标准中自适应算术编码器的硬件实现问题,提出一种适合ASIC实现的并行结构,并在FPGA上对其进行了仿真验证.该设计使用VHDL语言在RTL级描述;并以XILINXXC2V8000-5FF1152为基础,在ISE5.2下完成综合及后仿真.在整个JPEG2000设计中,最高工作时钟66MHz,自适应算术编码器处理速度可达到0.25bit/cycle.

优化的JPEG2000算术编码器结构

各种并行位平面编码算法极大提高了上下文/符号数据对的产生速度,与此同时,算术编码算法的串行本质却严重限制了这些数据对的编码速度。因此,算术编码器(AE)已经成为JPEG2000系统的瓶颈问题。本文分析了现存各种算术编码器结构的缺陷,并提出了一种优化的单输入三级流水线结构。FPGA实现结果表明,本文结构以最小的硬件代价(1100 ALUTs和365 registers)获得了最优的实际数据吞吐率((133N)/(N+2))。

通用的高性能算术编码器

文中基于成熟的ＱＭ 算术编码器，提出了对称二叉树的编码方式ＳＴＱＭ 和最优二叉树的编码方式ＯＴＱＭ．ＳＴＱＭ 与ＯＴＱＭ 均是大符号集熵编码器．它们不仅保持了ＱＭ 编码器的超过９６％ 的编码效率，也保持了它高速运算的特性．其中ＯＴＱＭ 可以动态的调整码树结构，使得编码速度达到理论最优值．ＳＴＱＭ 由于可并行性和逻辑线路设计简单等特点。

基于QM算术编码器改进的静态图像压缩算法

传统的图像压缩(SPIHT)算法有较高的压缩码率,但生成的码流仍需要再次编码,实际使用中需要通过一个自适应的算术编码器才能生成最终的码流,以消除二进制码流中的冗余,得到更高的编码效率。QM算术编码器是一种简单和快速的高效算术编码器,它使用定点算法,限制输入符号是单一的,用近似来代替乘法。结果表明,采用QM算术编码器得到的编码码流压缩效率更高,能适应自适应编码和高压缩比的需求。

基于JPEG2000标准的MQ算术编码器的硬件实现方案

在新一代静止图像压缩标准JPEG2000中,提高图像压缩性能的关键技术之一就是采用基于上下文的自适应算术编码技术。依据JPEG2000标准中算术编码器的基本内容,设计一种适合FPGA实现的MQ算术编码器的硬件结构,并采用Altera公司的FPGA进行仿真验证和综合。

基于FPGA的JPEG2000自适应算术编码器设计

文中研究JPEG2000标准中自适应算术编码器的硬件实现问题,采用并行结构的FPGA设计,并用Modelsimse5.8对其作仿真验证。设计使用VerilogHDL语言在RTL级描述,并以Xilinx VertexII系列中的xc2v250-6fg256器件为基础在ISE6.1下完成综合。

基于JPEG2000的高速MQ算术编码器的研究与实现

提出了一种基于流水线技术的高速MQ算术编码器的VLSI实现架构。文中采用表扩展及乒乓buffer输出,同时对标准编码流程进行了优化及调整,以适合VLSI高速实现。结构采用流水线技术,将整体架构分为三个流水级,极大的提高了处理速度。经Xilinx公司的FPGA验证,本结构的处理速度可达到1bit/cycle(47.292Mbit/sec)。

基于HEVC的CABAC二进制算术编码器的FPGA实现

本文基于H.265/HEVC视频编码标准,实现了CABAC编码中二进制算术编码器常规编码模式下的一种硬件流水线结构,根据算法特性设计并优化了编码器的硬件架构,将概率状态数据储存在SRAM中,并使用查找表优化概率估计更新运算;对编码数据进行打包处理,简化概率估计更新带来的计算,以优化视频数据流编码速度;二进制算术编码采用多级流水线结构,支持四路并行编码。仿真结果表明,本文的硬件CABAC二进制算术编码器平均每时钟周期可以完成4个bin的编码,符合较高帧率的1080p视频实时编码要求。

一种适用于JPEG2000的高速MQ编码器的VLSI实现

MQ编码器对于无损的数据压缩是一种非常有效的方法 ,它已被 JPEG2 0 0 0标准所采用。但该编码算法复杂度高 ,执行速度慢。文中提出了一种基于动态流水的高性能 MQ编码器的 VLSI结构。为了获得高速处理能力 ,首先分析了 JPEG2 0 0 0标准中 MQ编码算法的软件流程 ,并对其进行了相应的修改以适应硬件实现 ,然后采用了“动态流水”技术 ,可以根据变化的运算量来实时地安排流水操作。本 MQ编码器结构经 Xilinx FPGA实现 ,处理速度可达约 0 .6 2 5bit/ cycle( 32 .83Mbit/ sec)

JPEG2000中高速Tier1编码器的VLSI设计

提出并实现了一种用于JPEG2000编码芯片中高速Tier1编码器的并行流水结构。该编码器采用了双位平面并行编码、通道扫描的流水控制、状态变量实时产生电路以及列内并行上下文生成等技术,实现了一种0状态存储器的多并行流水位平面编码器;并行同步流水的多记号输入算术编码器以及不定算术编码周期下的多输入同步读取电路,使算术编码速度平均为1.3上下文编码记号对/时钟;对算术编码产生的压缩码流存储呈高效的宏流水线结构。该编码器在100MHz工作时钟下,最高编码速度为85M小波系数/s。用SMIC0.25μm工艺库综合时,门电路为6.3万门,片上存储器为26kb(码块大小32×32),关键路径为5.2ns。

一种适用于JPEG2000的流水线MQ编码器设计

JPEG2000采用基于上下文的MQ算术编码来增强压缩效果,但其实现比较复杂,特别对编解码器具有高数据吞吐量要求的高分辨率图像处理难以达到实时实现,为此提出MQ算术编码的硬件快速算法。首先分析了JPEG2000标准中MQ编码算法流程,然后提出了一种四级流水线结构的硬件实现。实验结果表明,根据所提出的硬件结构,编码器在Altera的EP1S25B672上最高运行速度能够达到65MHz,共占用了1051个LE资源,以较少的资源取得了较高的数据吞吐量。

JPEG2000算术解码器的VLSI实现

介绍了JPEG2000编解码流程以及JPEG2000算术编码的原理。针对传统算术解码器过慢的情况,提出了一种动态的流水线算术解码器结构,给出了相应的硬件实现的框图,该结构通过FPGA验证。采用了TSMC0.25μm工艺,进行了ASIC的实现。

JPEG2000中算术编码的VLSI结构设计

算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用。通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构。该设计用Verilog语言进行了RTL级描述,然后用Modelsim对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证。实验表明,在Altera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37MHz,可以作为IP核应用于JPEG2000图像编码芯片中。

JPEG2000中MQ算术编译码器的研究

JPEG2000应用了嵌入式码块编码(EBCOT),在此编码中应用了MQ算术编码器,本文主要研究MQ算术编码器的关键技术和工作原理。

基于JPEG2000的二进制算术编码的FPGA实现方案

本文提出了一种实用的MQ算术编码器的FPGA(Field-Program mable Gate Array,现场可编程门阵列)硬件实现方案,并对MQ算术编码器的原理进行了分析,并介绍了基于JPEG2000标准所采用的三级流水结构的具体实施过程。

基于率失真优化的嵌入式静态图像编码算法

提出了一种新的基于率失真优化的嵌入式静态图像编码算法。率失真优化是按照率失真斜率递减的顺序编码系数位,最先编码的位具有最大的率失真斜率,每编码一位都会使失真减少最大。率失真斜率的计算仅仅是利用MQ自适应算术编码器的概率状态估计表而进行的查表过程,采用率失真门限可以显著减少计算量。实验证明该算法具有更快的编码速度以及较好的压缩效果。