算术逻辑运算单元的设计与仿真

本文利用Verilog硬件描述语言并采用结构化建模方法设计了一个算术逻辑运算单元,并对其进行了仿真测试。该算术逻辑运算单元的字长为32位,能够实现加法、减法、逻辑与、逻辑或四种运算,并产生相关的标志位。仿真结果表明该算术逻辑运算单元的功能是正确的。

一种基于ALU单元的时间冗余模型检错技术

为了提高系统的可靠性,提出了一种以时间冗余模型为基础,针对ALU电路的失效检错方法,称之为操作数反向重计算机制(简称REIO).相对传统的时间冗余检错方法RESO,本方法检错速度更快且面积更小.对于一个含有32×32位乘法器的ALU单元,采用REIO算法相对于RESO算法,面积减少了10%左右.

一种基于ALU单元的改进的三模冗余结构设计

对于传统的三模冗余结构(TMR),当其中两个模块发生失效时可能出现功能相同的情况,造成三模冗余失效。为了解决这一问题,针对ALU模块的结构特点提出了对操作数编码的方法到达三个模块差异化的效果,采用此方法后能100%的消除TMR同功能失效的问题,同时此方法相对于模块的差异化设计成本更低,效果更明显。

4个加数的并行加法器及扩展接口的研究

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性。

6加数并行加法器及扩展接口的研究

提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加数的计算比采用串行累加更快.

TMS320C54X数字信号处理器内部CPU简介

本论文简单介绍了TMS32 0C5 4X数字信号处理器的内部CPU的各个组成部分 ,使读者对其有一个初步的了解和认识。

声码器中一种四级可重构ALU的研究与设计

在面向语音编解码算法实现的高性能声码器设计中,支持可变长VLIW指令集的ALU单元是实现其设计目标的重要环节.本文提出一种四级可重构的ALU设计,以前缀算法加法器为核心,并通过操作数和资源的重构,能在单周期内完成81种复合算术逻辑运算,同时将其控制编码压缩了58.93%以适应指令集的宽度约束,高效实现了算法中潜在的高并行性,很好的满足了运算密集型的算法应用需求.