基于自路由互连网络的粗粒度可重构阵列结构

互连网络在粗粒度可重构结构(Coarse-Grained Reconfigurable Array,CGRA)中非常重要,对CGRA的性能、面积和功耗均有较大影响。为了减小互连网络导致的面积开销和功耗并提升CGRA的性能,该文提出一种具有自路由和无阻塞特性的互连网络,构建了一种层次型的网络拓扑结构。通过这种互连网络,任意一对处理单元之间均可以建立连接和交换数据,而且这种连接是自路由和无阻塞的。实验结果显示,与已有结构相比,该结构以至多增加14.1%的面积开销为代价,获得最高可达46.2%的整体性能提升。

核心循环到粗粒度可重构体系结构的流水化映射

粗粒度可重构体系结构为数据密集型应用提供了灵活性和高效的解决方法,而应用中的核心循环消耗了程序的大量执行时间,满足核心循环在CGRAs上实现的性能/开销的严格约束仍旧是个重大难题.针对已有工作在研究映射核心循环到CGRAs上的不足,文中提出一种新颖的核心循环自动流水映射到粗粒度可重构体系结构上的方法.文中形式化了核心循环到CGRAs的流水映射问题,阐述了CGRAs的资源共享和流水方法,定义了其循环自流水CGRAs体系结构模板,并给出核心循环流水映射方法.实验结果表明,与已有的先进的方法相比,文中方法的资源占用率降低16.3%、吞吐量提高169.1%.

基于粗粒度可重构阵列结构的多标准离散余弦变换设计

在视频信号的编解码流程中,离散余弦变换(DCT)是一个至关重要的环节,其决定了视频压缩的质量和效率。针对8×8尺寸的2维离散余弦变换,该文提出一种基于粗粒度可重构阵列结构(Coarse-Grained Reconfigurable Array,CGRA)的硬件电路结构。利用粗粒度可重构阵列的可重配置的特性,实现在单一平台支持多个视频压缩编码标准的8×8 2维离散余弦变换。实验结果显示,这种结构每个时钟周期可以并行处理8个像素,吞吐率最高可达1.157×109像素/s。与已有结构相比,设计效率和功耗效率最高可分别提升4.33倍和12.3倍,并能够以最高30帧/s的帧率解码尺寸为4096×2048,格式为4:2:0的视频序列。

粗粒度可重构SoC层次化配置存储器设计

配置信息的生成效率与质量直接影响着粗粒度可重构SoC结构的运行效果.传统的方法将配置信息作为一个整体存储器,每个处理单元在需要配置信息时都要从该存储器读取配置信息,运行效率低下且功耗较大.为降低配置信息生成方法的功耗,设计了一种低功耗层次式的配置信息存储器结构,将配置信息分为相互独立的操作配置信息和互连配置信息存储器两部分,实现了不同层次上的重构,最后根据上下文优化配置信息生成.实验结果表明:在运行性能不变的情况下,提出的配置信息生成方法功耗可以减少23.7%~32.6%.同时,由于操作和互连配置信息相分离,使得每次需要配置的存储器容量较小,在配置速度和性能上也有很大的优势.

粗粒度可重构平台中循环自流水硬件实现

循环流水技术运用于粗粒度可重构体系结构可带来显著性能提升.循环控制、流水线同步和存储器有效利用是其中的关键问题.文中介绍了在粗粒度可重构体系结构LEAP上循环自主流水化的硬件实现.该方法基于支持循环迭代自动调度的控制部件、数据驱动ALU和可配置静态交换路由.利用动态调度循环中操作的优势,LEAP可发掘更高的程序并行度;分布式存储访问和高效数据重用则提高了带宽利用率.实验结果表明,相对于通用处理器,LEAP有13.08～535.65倍的性能提升.

基于粗粒度可重构架构的并行FFT算法实现

为了提升并行 FFT 算法的计算性能，基于粗粒度可重构架构 REMUS＿LPP（reconfigurable embedded multimedia system，low performance processor）提出了一种新的复数 FFT 实现方法．在实现 FFT 算法过程中，首先通过局部串行方式完成低阶部分，然后交换低阶部分结果后并行执行高阶部分．针对 RCA 内和 RCA 间的数据流优化，提出了流水气泡消除技术和数据块重排技术，从而提升了算法实现性能并降低了片上存储需求．芯片实测结果表明，提出的 FFT 算法实现方法的执行速度是其他同类并行计算架构的2．15～13．60倍，片上存储减少为其他方法的7．0％～28．1％．

一种面向分组密码的粗粒度可重构阵列及AES算法映射

为了开发具有一定灵活性的高性能低功耗分组密码处理器,提出了一种粗粒度可重构阵列架构BCORE.在对分组密码算法进行分析的基础上,在阵列中集成了必要的功能单元和互连,并可以由称为动态部分可重构的配置控制机制在运行时进行配置.分别用非流水线和流水线方式在可重构阵列上映射了AES算法.在流水线方式时利用了动态部分可重构能力以提高性能.仿真和综合结果表明最高吞吐率接近2.5Gb/s,与其他平台的对比表明粗粒度可重构阵列在实现AES算法时平衡了性能、灵活性和实现效率.

关键循环到粗粒度可重构体系结构的存储感知映射

针对已有工作面向粗粒度可重构结构(CGRA)研究循环映射的不足,提出一种新颖的存储感知的关键循环映射方法 MALP。该方法定义RCP_CGRA体系结构模型并阐述关键循环到CGRA的映射问题,通过引入结合数组分簇的多面体数据域划分方法进行循环存储分析,根据分析结果,结合体系结构资源约束实现了循环的有效映射。实验结果表明,与已有的方法相比,MALP方法能够快速分析存储需求并有效降低循环映射的资源占用率,提高数据吞吐量,进一步提升了CGRA上循环映射的性能。

基于存储划分和路径重用的粗粒度可重构结构循环映射算法

目前针对粗粒度可重构结构循环映射的研究主要集中在操作布局和临时数据路由,缺乏考虑数据映射的研究,该文提出一种基于存储划分和路径重用的模调度映射流程。首先进行细粒度的存储划分找到合适的数据映射,提高数据存取的并行性,再用模调度寻找操作布局和临时数据路由,最后利用构建的路由开销模型平衡存储器路由和处理单元路由的使用,引入路径重用策略优化路由资源。实验结果表明,该方法在循环的启动间隔、每周期指令数和执行延迟等方面均具有良好的性能。

一种面向粗粒度可重构阵列的硬件木马检测算法的设计与实现

硬件木马检测已成为当前芯片安全领域的研究热点,现有检测算法大多面向ASIC电路和FPGA电路,且依赖于未感染硬件木马的黄金芯片,难以适应于由大规模可重构单元组成的粗粒度可重构阵列电路。因此,该文针对粗粒度可重构密码阵列的结构特点,提出基于分区和多变体逻辑指纹的硬件木马检测算法。该算法将电路划分为多个区域,采用逻辑指纹特征作为区域的标识符,通过在时空两个维度上比较分区的多变体逻辑指纹,实现了无黄金芯片的硬件木马检测和诊断。实验结果表明,所提检测算法对硬件木马检测有较高的检测成功率和较低的误判率。

面向媒体的粗粒度可重构架构层次化存储设计

为了优化粗粒度可重构架构REMUS-II(Reconfigurable Multimedia System 2)的数据流通路,使其能够完成高性能媒体解码,针对媒体算法的数据访问特征,对REMUS-II的片上存储与片外存储访问模块进行优化.片上存储通过二维数据传输和转置等访问模式进行优化,片上数据传输效率分别平均提高了69.6%和15.1%.片外存储通过块缓存设计优化参考帧访问,平均减少37%的外存访问时间.经过层次化存储设计,REMUS-II数据流可满足计算需求,在200MHz主频下实现H.264算法和MPEG2算法高级档次的1 920像素×1 080像素高清分辨率实时解码.

一种基于体系结构模板的粗粒度可重构SoC设计方法

针对传统的面向应用领域的多核SoC体系结构设计方法存在系统结构探索空间大、设计复杂度高等问题,提出了一种基于体系结构模板的粗粒度可重构SoC系统架构设计方法。该设计方法以体系结构设计为中心,体系结构模板可重用、参数可配置,从而缩小了体系结构设计探索空间,提高了体系结构设计效率,降低了应用程序编译器开发复杂性。最后,以密码处理领域为例,将模板参数实例化,构建了一个面向密码处理领域的多核可重构指令集处理器SoC系统(Multi-RISP SoC)。实验结果表明,MultiRISP SoC系统与几个典型可重构平台在性能上相当,但系统构建更为快速高效。

粗粒度可重构结构的性能估计方法

在设计初期,估计粗粒度可重构结构的性能,对粗粒度可重构结构设计具有指导意义。在考虑局部数据存储器结构以及局部数据存储器与可重构阵列的接口结构的情况下,建立了粗粒度可重构结构的参数模型,使用改进的螺旋形绑定策略将应用算法DFG(Data Flow Graph)中的算子绑定到可重构阵列的处理单元上,提出了一种粗粒度可重构结构的性能估计方法。应用实例表明,在设计初期,该方法能得到周期精确的估计结果,有效地指导粗粒度可重构结构的设计。

一种快速高效的粗粒度可重构架构编译框架

利用硬件和软件协同的设计技术来进一步提高粗粒度可重构加速器在处理循环时的编译时间与面积效率(单位面积的性能).在硬件方面将处理单元内部的寄存器堆结构优化,用旁路互联的方式替代.软件方面基于这种结构提出了一种新颖,高效的循环映射算法.该算法相对于同期的研究算法,极大的缩小了搜索最优解决方案的空间.利用前向贪婪和反向回溯迭代运行,可以获得快速而又稳定的编译时间,同时保证了接近最优解的性能.在上述硬件与软件协同的解决方案下,架构的面积与计算效率得到了提升.实验数据显示,将本文的编译框架与最新技术比较,编译速度可提升1955倍,面积效率提升到1.36倍.

基于动态数据流的粗粒度可重构阵列设计

为提高粗粒度可重构阵列中运算资源的利用率,基于动态数据流的执行方式设计一个粗粒度可重构阵列,通过令数据携带标记的方式允许不同循环迭代的数据在阵列上乱序执行,充分地利用阵列上的计算资源。基于C++平台设计一个阵列仿真器以模拟阵列的执行过程,仿真结果表明动态数据流驱动的方式能够有效地提升性能,并且随着标记的增多,整体的性能提升越显著。

针对粗粒度可重构架构的非完美循环映射方法

针对粗粒度可重构架构,提出了一个解决非完美循环映射问题的方法.该方法从最外层到最内层循环,依次进行循环分裂,生成多个完美循环并为每个完美循环生成虚拟配置包,然后使用配置包合并技术,最后将合并后的配置包映射到可重构阵列上.该方法兼顾可重构阵列的效率和重构次数,较现有的双流水映射提高了24.2%的PE利用率,减少了61.7%的重构次数.

粗粒度可重构处理器的系统级功耗建模

本文针对粗粒度可重构结构,提出一种可根据不同结构参数进行拓展的系统级功耗建模方法.该方法采用层次描述的方法,分别从体系结构、电路和工艺层建立功耗模型,再利用线性模型计算出系统的整体功耗.对比仿真和实测数据的误差,验证了该建模方法的有效性.在探索粗粒度可重构架构的早期,可以应用该方法来评估可重构处理器的功耗.

粗粒度可重构阵列上的布局布线算法

开发粗粒度可重构阵列之上的映射工具是把应用算法正确有效地映射到可重构硬件上,并使算法在可重构硬件上正确高效运行的关键之所在。因此,我们设计并实现了映射工具。本文介绍了映射工具的设计和实现过程,并给出了实现中的关键技术——布局。最后,本文还就几个测试程序给出了映射工具的映射结果。测试结果证明,布局算法的结果正确且优化,映射工具的设计合理,功能无误。

基于相似性的粗粒度可重构指令压缩

粗粒度可重构架构在能效比方面具有明显优势,然而其指令存储与传输过程的功耗代价过高.实验发现指令间具有明显的相似性,由此本文提出一种基于指令相似性的压缩技术,通过对指令的压缩、传输与解压,可以在不降低性能的前提下,优化架构的功耗和面积.针对同构和异构平台分别提出了指令分发模型和指令寄存器模型的解决方案,结合编译策略优化,最终与两种传统结构相比,面积效率比分别提升36%和181%,功耗效率比分别提升33%和118%.

基于FPGA的粗粒度可重构系统拓扑网络结构开发

针对粗粒度可重构系统架构的应用开发,本文提出了一个基于FPGA的粗粒度可重构系统架构验证平台及相应的互连拓扑网络结构开发流程.基于FPGA开发板,构建粗粒度可重构系统的验证模块及模块之间的拓扑互连被自动插入从而生成该系统架构的硬件验证平台.针对不同的应用,该平台可以根据拓扑开发流程对不同拓扑互连策略下粗粒度可重构系统架构的性能和功耗进行评估分析.大量实验表明:CGRA的互连网络对该系统架构的性能和功耗有着巨大的影响,最适宜的粗粒度可重构体系架构的互连策略取决于所选的拓扑结构.根据评估所获得的系统性能、功耗以及FPGA资源占用率,设计者可以在较短的开发时间内准确地确定该应用最适宜的粗粒度可重构系统的拓扑互连策略.