嵌入式可重构系统芯片的硬件验证平台设计

提出一种新的基于嵌入式可重构系统芯片的视频解码方案,采用了软硬件协同验证的方法。设计了相应的硬件验证平台,验证了H.264解码算法在可重构处理器上的可实现性。

基于FPGA的粗粒度可重构系统拓扑网络结构开发

针对粗粒度可重构系统架构的应用开发,本文提出了一个基于FPGA的粗粒度可重构系统架构验证平台及相应的互连拓扑网络结构开发流程.基于FPGA开发板,构建粗粒度可重构系统的验证模块及模块之间的拓扑互连被自动插入从而生成该系统架构的硬件验证平台.针对不同的应用,该平台可以根据拓扑开发流程对不同拓扑互连策略下粗粒度可重构系统架构的性能和功耗进行评估分析.大量实验表明:CGRA的互连网络对该系统架构的性能和功耗有着巨大的影响,最适宜的粗粒度可重构体系架构的互连策略取决于所选的拓扑结构.根据评估所获得的系统性能、功耗以及FPGA资源占用率,设计者可以在较短的开发时间内准确地确定该应用最适宜的粗粒度可重构系统的拓扑互连策略.

工业机器人实训平台模块化可重构硬件系统研究

为了实现工业机器人实训平台的快速重构功能,提出一种模块化可重构硬件系统的设计方法。利用模糊聚类的模块划分方法进行实训平台的模块划分及评价,得到最佳模块划分粒度和模块划分方案。分别从实训平台的机械结构层、电气硬件层、嵌入式控制层等基础底层硬件系统展开模块化可重构设计,实现基础底层的快速重构。底层硬件系统的模块化可重构设计为上位机可重构软件系统的开发奠定基础,为实现工业机器人实训平台的快速重构功能提供技术基础。

展讯采用Cadence Palladium XP II平台用于移动系统芯片和软硬件联合验证

Cadence设计系统公司日前宣布，展讯通信有限公司（Spreadtrum Inc．）选择Cadence Palladium XPII验证计算平台用于系统芯片（SoC）验证和系统级验证。

IA-64微处理器系统级验证平台的设计与实现

探讨了微处理器验证的关键技术。针对IA-64微处理器芯片设计验证,设计了系统级软硬件协同验证平台;并成功验证了自主设计的IA-64微处理器的正确性和兼容性。该平台提高了验证效率和质量。

嵌入式系统硬件平台的选型研究

嵌入式系统技术是目前电子产品设计领域最为热门的技术之一。本文主要介绍嵌入式系统硬件平台的选型原则,并着重对ARM处理器的选型进行分析与比较,同时给出实例进行验证。

基于固件的系统芯片协同验证平台

使用FPGA进行全系统仿真是验证基于平台设计的系统芯片(SoC)的有效手段,但FPGA原型验证一方面须等待硬件设计完成编码,另一方面FPGA全系统环境下的硬件设计错误定位耗时,验证周期较长.为更早展开系统级验证工作并缩短验证周期,提出一种基于固件的协同验证平台——FCVP.FCVP在FPGA上基于固件模拟待测硬件设计和系统模块,通过运行真实工作负载,对比FPGA中待测硬件设计和FCVP模拟参考模型的行为,帮助分析、定位硬件设计错误.在PKUnity86 SoC上进行验证的实例表明,FCVP可用于SoC设计初期验证,并可有效地辅助硬件设计错误的定位.性能评测显示,FCVP模拟性能优于纯软件模拟器.

混动车电池管理系统硬件在环测试平台研究

文中基于工程实际搭建混动车电池管理系统硬件在环测试平台,为电池管理系统(BMS)的开发和测试提供支持。该测试平台硬件包括上位机、实时仿真机、电池模拟器等,软件包括RT-LAB仿真平台、自动化测试软件TA,实时仿真模型包括电池模型、整车模型等。通过该硬件在环测试平台模拟BMS控制器的输入信号,采集BMS控制器的输出和必要的输入信号,进行BMS策略的验证测试。结果表明,该硬件在环测试平台可以准确全面地验证BMS策略的可靠性,缩短产品的开发周期,减少开发成本。

基于APTIX设备实现对数字系统的硬件加速验证

随着硬件描述语言(HDL)的发展,数字系统日趋复杂,对其进行验证需要很长时间,根据近年来的统计,对数字系统设计进行测试验证所花的时间占整个设计过程的60%以上。但是现在许多可编程逻辑器件(PLD)厂家都能够提供相关电子设计自动化(EDA)软件来完成对数字系统的快速验证,其中APTIX公司的设备是价格低、验证速度快、基于层次化和模块化的验证平台。文中以APTIX设备为开发环境,应用硬件加速验证的方法来实现对数字系统的快速验证。

航空发动机控制系统容错验证平台设计及试验方法研究

为满足航空发动机控制系统容错方法的验证需求,设计了航空发动机控制系统容错验证平台。基于该平台,采用自动遍历和随机注入故障的方法,全面模拟发动机传感器各类型故障,通过各种飞行应用场景的设定,实现全包线范围内发动机工作状态的准确模拟,并通过监测控制品质和检测超温、超转、喘振、推力降级等指标实现对容错控制方法的测试和验证。结果表明在各种飞行场景下大量的故障注入,能够发掘容错控制算法的不足,并最终实现容错有效性的验证。

基于混合建模的SoC软硬件协同验证平台研究

针对SoC片上系统的验证,提出新的验证平台,实现SoC软硬件协同验证方法。首先介绍SoC软硬件协同验证的必要性,并在此基础上提出用多抽象层次模型混合建模(Co-Modeling)的方法构建出验证平台。然后,阐述了此验证平台的优点,如验证环境统一、仿真速度快等,接下来介绍了验证平台架构及关键部分的具体实现。最后以一个实例说明此验证平台的可用性。此验证平台适于实现SoC软硬件协同验证,降低了SoC的验证难度。

脉冲神经网络硬件系统性能监测平台

随着脉冲神经网络规模不断增大、功能越来越复杂,如何快速地验证神经网络硬件系统结构各部分的功能,并准确地评估其性能成为设计者面临的严峻挑战。本文设计了一款可视化性能监测平台,用于脉冲神经网络硬件系统的功能验证和性能监测。以Xilinx Zynq-7000器件为例,测试结果表明该监测平台具有轻量化设计、良好的人机交互界面和通用性等优势,能够提高脉冲神经网络硬件系统的功能验证和性能评估效率,为其硬件系统设计提供了较好的辅助功能验证与性能分析手段。

基于Cortex_M3内核的SoC芯片软硬件协同验证平台设计实现

片上系统(System on Chip,SoC)一般包括可配置的通用IP核和用户自行设计的专用IP核组成的系统[1]。SoC芯片的规模、复杂度和集成度日益增加,芯片验证的时间占据了整个研发周期的三分之二,验证的充分性有效地保证了芯片投片的成功率[2]。在基于处理器IP设计构建出SoC芯片系统后,如何对系统架构和各功能进行验证的复杂度也在不断提高。在SoC芯片设计阶段的验证,通常分为两个阶段来进行验证。第一个阶段是在设计初期,使用软硬件协同仿真技术进行早期验证与开发,在此过程中主要是利用仿真技术对硬件系统功能进行验证以及设计漏洞的调试,是SoC设计中非常重要的环节。

Palladium XP II验证平台大大提升软硬件联合验证效率

为了进一步缩短半导体和系统制造商的产品上市时间，Cadence设计系统公司推出Palladium XPII验证计算平台，它作为系统开发增强套件的一部分，可显著加快硬件和软件联合验证的时间。

Cadence推出Palladium XP Ⅱ验证平台和系统开发增强套件

不久前，Cadence推出Pal adium XP II验证计算平台，它作为系统开发增强套件的一部分，可显著加快硬件和软件联合验证的时间。Palladium XP II平台是屡获殊荣的Palladium XP仿真系统的更新产品，最多可以将验证性能再提高50%，更将其业界领先的容量扩展至23亿门。通过降低功耗并提高容量，客户现在可以在更小的系统配置上运行更多的测试，从而降低总体拥有成本。Cadence同时宣布增加八个新型移动和消费电子产品协议用于支持硬件加速器。

系统原型验证平台助力SoC设计

系统原型验证是把IP提前在原型验证平台上验证通过后再进行芯片设计,它支持在FPGA上进行早期软硬件开发和测试验证,可提高SoC设计首次流片即成功的机率,缩短设计周期。

基于System Studio、VCS和DesignWare IP平台使用虚拟原型方法进行软硬件协同验证

对复杂的系统级芯片进行验证要采用软硬件协同验证的方法,现有的验证手段已经达到了自身的极限,而硬件和软件只能在系统的具体环境中进行验证,所以必须进行模型转换,即转而使用虚拟原型的方法。Synopsys提供了一套支持虚拟原型概念的完整解决方案。

基于USB接口的软硬件协同验证平台研究

在数字集成电路的设计过程当中,需要采用硬件描述语言,设计完毕后,还必须要对设计是否满足要求进行检测。一般采用软硬件协同的检测方法,这种方法也是新的验证法,因为是软件和硬件配合使用,可以采用计算机的USB接口来对验证测试数据进行发送,极大的提高了工作效率。笔者根据实际情况,针对基于USB接口的软硬件协同验证平台进行了研究和分析,希望能为广大的相关工作者提供一些参考文献。

SOC设计的软硬件协同验证研究

软硬件协同验证是SOC的核心技术。通过分析SOC验证方法与软硬件协同验证技术,提出C与平台相合的协同验证方法。该方法是在系统级用SystemC确定SOC系统的体系框架、存储量大小、接口IO与验证软件算法的可行性、有效性、可靠性。在硬件设计中,利用验证可重用的硬IP和软IP快速建立SOC系统,并把核心IP集成嵌入进SOC系统中。在软件设计中,利用成熟的操作系统与应用系统来仿真验证SOC芯片的功能与性能。该方法应用于一个基于ARM7TDMI的SOC设计,大大缩短了验证时间,提高了验证效率与质量。

基于FPGA阵列的超大规模SoC验证平台

介绍了超大规模片上系统(SoC)验证平台的设计与实现。该验证平台采用多片现场可编程逻辑门阵列(FPGA)构成超大规模FPGA阵列,针对SoC的典型特点设计了平台拓扑结构和组成单元。该验证平台仿真规模大、互连资源丰富、工作频率高、扩展灵活。应用实例表明该平台具有良好的实用价值。