精简指令集计算机协处理器设计

针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验结果表明,与传统基于并行查找表的方案相比,该方案能够以较小的硬件代价加速AES与Gr stl运算。

实现技术与计算机体系结构

本文主要从实现技术的角度来看计算机的RISC体系结构、Array体系结构、WSI体系结构以及Neuron体系结构的兴起与发展。

一种加速访存地址计算的编译优化

在国产申威高性能多核服务器系统中,基础编译系统对应用程序中访存操作进行代码生成时,没有考虑国产处理器指令特征,导致编译器生成的访存地址计算代码效率较低,影响国产高性能处理器的性能。为充分发挥国产处理器高性能计算能力,提出一种加速访存地址计算的编译优化方法。加速访存地址计算编译优化基于处理器支持带扩展因子的运算指令,在编译器后端内存地址表达式合法性检查中,添加针对乘加模式的地址计算表达式合法性检查算法,自动识别地址表达式中存在的乘加运算并进行合法性检验,对符合条件的地址表达式在代码生成阶段匹配生成带扩展因子的运算指令来快速计算访存地址,从而加快访存指令的发射与执行以及应用程序中的访存地址生成,提升访存效率。使用行业标准性能测试集SPEC CPU2006对优化效果进行评测,结果表明,相比优化前SPECspeed Integer与SPECspeed Float Point两个子集,该优化方法平均性能分别提高了2.53%与1.50%。

掌上型核磁共振控制台的设计与实现

常规的核磁共振仪器具有体积大,不易携带等缺点,限制了其在现场石油勘探、食品安全、环境污染、质检等领域的应用.为此,本文提出了一种掌上型核磁共振控制台设计方案,在一块可编程片上系统芯片Zynq-7000上,通过高级精简指令集计算机(Advanced RISC Machine,ARM)核构建、现场可编程门阵列(Field Programmable Gate Array,FPGA)逻辑设计和控制程序设计,完成了整个掌上型核磁共振控制台的设计与实现.全部设计完成后,在课题组自研的0.5 T桌面式核磁共振系统上,进行了自由感应衰减(Free Induction Decay,FID)、自旋回波(Spin Echo,SE)和CPMG(Carr-Purcel1-Meiboom-Gill)几个基本脉冲序列的测试,验证了其整体架构设计的正确性和各个模块之间的协调性.设计的核磁共振控制台长10.6 cm,宽6.0 cm,高1.9 cm,在缩小体积的同时,还提高了脉冲序列的实时性和控制台的稳定性,为进一步研制便携式核磁共振仪器奠定了基础.

多发射处理器的指令调度算法研究

RISC体系作为精简指令集计算机的兴起,使得多发射处理器的指令调度算法成为研究热点。本文从程序块划分和执行角度,讨论了多发射处理器的指令调度算法,介绍了几种局部指令和全局指令调度的影响力较大的算法。它们通过指令调度的优化,提高多发射处理器内部功能部件的执行并行性。本文还给出了进一步研究方向,构造多发射结构多处理器并行处理系统,实现处理器之间的并行技术和处理器内部的并行技术的整合。

新型船用罗经显控装置设计和实现

为解决传统装置存在的数据传输速率慢、可靠性差、误码率高等问题,本文提出了一种基于高级精简指令集计算机处理器(ARM)的显控装置设计。该设计采用总线冗余的方式,通过模块化设计,实现了数据传输与转发、液晶显示屏(LCD)显示、键盘操作、全球定位系统(GPS)信号接入、检测与警示等功能。实践应用表明,该装置体积小、成本低、可靠性高,后期可维护并易于扩展,有广阔的应用前景。

一种新体系结构、带Java功能的32位嵌入式微处理器设计

针对嵌入式系统设计了一个带 Java功能的 32位嵌入式微处理器 ,具有两种工作模式 ,支持本地 RISC指令集和 Java字节码两套指令系统 ,并能够在两种状态之间进行无缝的切换 .与现有的同类微处理器比较 ,性能有较大提高 .

基于ARM的皮肤听声系统的设计

为了提高皮肤听声器的性能,提出了一种基于ARM(先进的精简指令计算机处理器)的嵌入式皮肤听声系统设计方案,包括硬件设计、软件设计与一些滤波算法的实现。该系统在原来皮肤听声器的模拟电路中加入数字电路的设计,将嵌入式技术、皮肤听声技术与语音识别技术相融合,不仅可以让听觉障碍者通过皮肤感知到声音,还可以把说话人的声音信号以文本形式在屏幕上加以显示。实验结果表明,该系统提高了皮肤听声器的识别率,有效地解决了部分简单语音辨析难的问题。

RISC-V AES扩展指令的硅前评估与安全增强

针对密码算法加速的指令集架构扩展可能为处理器引入侧信道泄露的风险,提出了一种硅前阶段侧信道安全评估方法,能准确定位处理器运行过程中存在侧信道泄露风险的时刻与微架构组件.基于一款32 bit顺序精简指令集计算机(RISC-V)处理器架构,实现了两种代表性的高级加密标准(AES)扩展指令与扩展硬件电路,而后应用所提出的评估方法对其开展侧信道安全评估.基于评估结果提出了扩展端口动态掩码和运算单元功耗随机化的混合防护策略,进行了硅前安全验证,最终实现了高侧信道安全的AES指令集架构扩展.实验结果表明:所提出的混合防护策略能够在4.9%的面积开销下,提升了AES扩展1 886倍以上的侧信道安全性.

基于ARM的码激励线性预测编解码系统的实现

为了克服单DSP码激励线性预测语音系统通用性差、双处理器系统(ARM和DSP)码激励线性预测语音设计成本高和硬件接口设计复杂及稳定性低等问题,提出使用单片S3c2410处理器芯片实现码激励线性预测语音系统;包括算法分析,系统硬件平台设计和系统软件设计。实验结果表明,在不降低系统语音性能的同时,采用单片S3c2410处理器,能够提高系统通用性和稳定性,降低设计的复杂性和成本。

应用ARM技术的电子自动秤的系统研究

本文针对传统的电子自动秤在动态工作过程中出现的采集和转换速度慢、计量精度低、重复性差、易受干扰等不足,提出了关于系统设计的思路。该项研究将有助于促进电子自动秤的性能提高和功能扩展,对计量生产过程的自动化改造也具有重要的意义。

一个可重利用、低功耗RISC CPUIP核的设计

研究设计了一个可重利用、低功耗的精简指令计算机 (RISC)中央处理器的知识产权 (IntellectualProper ty)核。该RISCCPUIP核采用单时钟周期、两级流水线、哈佛总线结构。在相同处理速度下 ,其功耗降低至传统PICCPU功耗的约 1/ 4。设计的IP核用台湾联华电子 (UMC) 0 .2 5微米CMOS工艺实现 ,测试结果验证了文中的理论成果 ,并成功地实现了该IP核的工业化应用。

基于FPGA的PLC并行定时器的设计

构建了一种采用ARM与FPGA协同并行工作实现定时功能的PLC控制系统。设计了ARM-FPGA系统的通信方式与协议,实现了ARM与FPGA之间快速高效的通信。由于PLC内部包含了数量较多的定时器,因此在FPGA中采用串行方式与并行方式相结合的方法实现PLC定时功能,经过分析与测试可知,该设计方法不仅可以保证定时器的计时误差在1ms以内,还能提高系统工作效率与减少硬件资源耗用。通过对FPGA内部功能模块的仿真测试与ARM-FPGA系统联合测试,验证了ARM-FPGA系统可以初步实现PLC的预期功能,其中FPGA可以稳定精确地实现定时功能。

ARM微处理器中断响应时间的实验研究

介绍ARM微处理器S3C2440A的中断处理机制,设计一种实验测定中断响应时间的方法,实测了理想状态下S3C2440A的快速中断FIQ和标准中断IRQ的响应时间,并对实验数据进行分析处理,给出实测数据的拟合函数,从而得出以下结论:FIQ与IRQ的中断响应时间基本相等,中断响应时间与CPU的运行时钟无关,只与中断控制器的运行时钟频率呈反比关系,启用高速缓存时的中断响应时间不到禁用高速缓存时的1/3。

一种基于并行处理器的快速车道线检测系统及FPGA实现

该文提出了一种并行的快速车道线检测系统。该系统包含一个32×32的处理器单元(PE)阵列和双RISC子系统。PE阵列实现车道线图像像素级并行预处理,获取图像边缘特征,双RISC核子系统根据边缘特征实现两条车道线直线参数的并行检测,从而使得检测过程的每一步都是并行进行,显著提高检测速率。该系统用FPGA实现。实验结果表明本系统具有良好的鲁棒性且可达到每秒50帧的检测速率,满足了车道偏离预警系统实时性要求,具备重要的应用价值。

基于ARM9的多路视频采集系统设计

针对近景大视场图像采集,提出了一种基于ARM9芯片S3C2410的多路视频采集系统。使用四个CMOS摄像头(OV7660)进行图像的采集,摄像头输出8位RawRGB格式的图像数据流。系统利用一片FPGA接受摄像头的输出时序,并参考这个时序控制SRAM地址将4个CMOS摄像头的一帧图象数据缓存于4个8位的SRAM中,然后通知ARM读取。ARM以32位总线同时读取图象数据后,将RawRGB格式的图像数据转换成常用的RGB格式,然后显示在LCD上。

基于ARM的最小应用系统设计与开发

采用RISC(Reduced Instruction Set Computer,精简指令集计算机)架构的32位ARM(Advanced RISC Machines)微控制器,具有低功耗(内核工作电压一般为1.8V)、高性能、运算速度快(一般以MIPS为单位)、执行效率高等优点。本文采用Atmel公司的ARM920T内核的32位ARM微控制器AT91RM9200,实现其最小应用系统的硬件设计和软件开发;完成系统的调试和仿真。

汽车电子控制单元ECU的设计

本文给出了汽车电子控制单元ECU的IP核设计。该IP核基于RISC技术的单指令、单周期的体系结构,并采用了自顶向下(top-down)的设计方法和硬件描述语言VerilogHDL,给出了ECU的体系结构以及各个功能模块的具体设计和仿真结果。

8位RISC微处理器核的参数化设计

文章分析了精简指令集的结构特征和嵌入式系统的应用需求,在设计出的8位RISC微处理器核的基础上,从指令集、存储空间等体系结构方面做了参数化设计和参数提取,讨论了硬件描述语言和运行于微处理器核上的程序对参数化设计的支持。参数化的设计方法增强了IP核的灵活性和可重用性,可以在大批量设计片上系统的过程中充分使用参数化设计方法。

基于RISC的MPEG-4音频解码软件优化

为了提高MPEG-4先进音频编码(AAC)的解码效率,提出了在通用32位精简指令集计算机(reduced in-struction set computing,RISC)上实现MPEG-4 AAC低复杂度框架解码的软件优化技术.解码过程可以分成比特流解码部分和运算部分.应用存储器分层结构加速比特流解码;基于运算过程、对象和乘法运算的优化技术提高运算部分的解码效率.结果表明,在35 MHz的处理器频率上实现了立体声实时解码,提高了解码效率.