计算机RAM检错纠错电路的设计与实现

分析了在空间环境下影响RAM可靠性的主要因素及主要故障模式,介绍了利用FPGA实现RAM 检错纠错电路的方法,给出了仿真结果,并将此方法同用中小规模集成电路实现RAM EDAC的方法进行了比较。

一种抗辐射加固检错纠错电路的设计

分析了电子元器件在空间辐射影响下的一些性能变化,设计了一种应用于星载计算机数据管理系统的抗辐射加固检错纠错电路。重点介绍了逻辑设计、版图设计和抗辐射加固设计。电路采用商用标准CMOS工艺加工,使用版图级、单元级和电路级等多层次的0.5 μm综合体硅加固技术,提高了抗辐射能力。试验结果表明,电路的抗辐射总剂量最高可达3.6 kGy(Si)。

循环码纠错电路及其可重构分析

数据在通讯传输和存储的过程中 ,采用纠错码技术可以保证数据的正确性。文中以 BCH[7,4 ,3]码为例 ,研究了循环纠错码的构造原理和电路结构 ,提出纠错码电路可以建立在纠错码基核单元的基础上 ,重构纠错码电路来实现有限系统资源的动态再利用。纠错码重构电路的研究可建立在嵌套式 GA理论模型上 ,采用迭代矩阵变换和有限状态机方式实现。

计算机RAM检错纠错电路的设计与实现

本文论证了在空间环境下影响RAM可靠性的主要因素及主要故障模式的同时,介绍了利用FPGA实现RAM检错纠错电路的方法,给出了仿真结果。并将此方法同用中小规模集成电路实现RAM EDAC的方法进行了比较。

一种提高角位移检测精度的实用纠错电路

一种提高角位移检测精度的实用纠错电路曹兵ＡＰｒａｃｔｉｃａｌＭｉｓｍａｔｃｈＣｏｒｒｅｃｆｉｎｇＣｉｒｃｕｉｔｔｏＨｅｉｇｈｔｅｎＡｎｇｕｌａｒＤｉｓｐｌａｃｅｍｅｎｔＤｅｔｅｃｔｉｎｇＡｃｃｕｒａｃｙ￥ＣａｏＢｉｎｇ目前，对角度检测系统的精度要求越...

基于SOI工艺的自刷新检纠错电路的研究与设计

对一种自刷新检纠错电路(EDAC)进行了研究与设计,并应用于单字节写操作SRAM中,提高了SRAM抗单粒子翻转效应(SEU)性能。EDAC采用hamming(12,8)编译码,实现"纠一检一"功能,数据宽度为32 bit的SRAM的EDAC由4组hamming(12,8)编译码电路组成,实现单字节操作,同时最多可纠4 bit错误。外围逻辑电路将EDAC电路纠错后的正确数据回写到SRAM对应的地址中,实现刷新功能,减少了SRAM的错误累积。同时,利用了Synopsys公司的EDA数字综合工具design compiler和Cadence公司数字后端工具Encounter在130nm Silicon-On-Insulator(SOI)工艺上进行设计,并结合SRAM的verilog模型使用Cadence公司的仿真工具NClaunch仿真验证了该EDAC电路的可行性。SOI工艺具有很好的抗辐射效果,也增强了EDAC的抗SEU性能。

集成了纠错电路的QAM解调器芯片(LSI)

1996年美国、欧洲和日本将开始采用数字传输的有线电视商业广播。 面对商业化,促使美国惠普公司计划于1996年下牛年开始生产有线电视用的接收机机顶盒(Set-Top Box)“KAYAK”。该公司已经接受美国电信公司(TCI)

双通道型轴角编码纠错电路的研究

文中给出了双通道型轴角编码纠错电路硬件设计图,结合硬件电路图进行了详细的理论逻辑推理,由推理结果可知粗、精通道数据纠错电路的原理和实现方法是合理的。

CMOS门阵列纠错编码电路

本文介绍采用CMOS门阵列技术实现的、用于容错存储体的两种纠错编码电路(奇权纠错编码电路及多位纠错编码电路)的设计与实现。这两种电路均已研制成功并已通过部级鉴定。

高可靠性SRAM中缩短汉明码EDAC电路的失效分析

缩短汉明码及其改进码字被广泛使用在宇航级高可靠性存储器的差错检测与纠正电路中。作为一种成熟的纠正单个错误编码,其单字节内多位翻转导致缩短汉明码失效的研究却很少。这篇文章分析了单字节多位翻转导致缩短汉明码失效的情况,分析了各种可能的错误输出模式,并从理论上给出了其概率计算公式。采用Matlab软件进行的计算机模拟试验表明,理论结果与试验结果基本相符。这篇文章最后分析了ISSI公司在其抗辐射SRAM设计中采用的一种将较长信息位分成相等两部分,分别采用缩短汉明码进行编译码的方案。分析表明,这种编译码方案可以降低失效状态下输出3 bit翻转的概率。

模式可配置的NAND Flash纠错系统设计与实现

针对NAND flash存储器设计一种模式可配置的纠错系统的电路结构,该结构可以预防错误位数大于设计纠错位数的情况发生。提出一种高速并行BCH编译码的电路设计方法,并导出一种无需有限域求逆运算的BM迭代算法的硬件实现方法。通过复用编码算法电路与译码算法电路,同时结合流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错系统性能。该纠错系统电路在EP4CE15E22C8系列FPGA芯片上实现,并进行测试分析。测试结果表明:在相同的系统工作频率下,该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍,而硬件资源开销只增加1倍;与传统的NAND flash纠错电路相比,该纠错电路结构相对独立,可移植性强,可满足多种应用场合的需要。

基于BCH码的NAND Flash纠错算法设计与实现

针对当前NAND Flash存储结构的特性,提出一种纠错能力较强的ECC校验电路结构,设计一种高效并行的BCH编译码器的电路,在关键方程计算过程中采用了无求逆的BM算法,避免了迭代过程中的有限域求逆运算。通过流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错电路的数据吞吐性能。该ECC纠错电路在Xilinx Vivado上进行仿真,并测试分析。通过测试可以发现,在相同的系统时钟频率下,该ECC纠错电路的数据吞吐率是典型串行纠错电路的8倍,并且通过两级流水线的译码方式,使得译码速度得到大幅度提升,很好地提高了译码效率,同时纠错能力能够满足当前NAND Flash技术的要求;与传统的NAND flash纠错电路相比,该纠错电路结构可移植性强,并且灵活性较强,通过调整BCH码的校验位数目,即可满足不同的纠错要求。

交叉交织RS码在旋转头数字磁记录器中的应用

讨论了交叉交织ＲＳ码（ＣＩＲＣ）在旋转头数字磁记录器中的应用；介绍了时域ＲＳ码编译码的基本方法；给出了用ＦＰＧＡ和Ｌ６４７１Ｘ系列ＶＬＳＩ芯片对ＣＩＲＣ编译码器的硬件实现。实验表明，在记录器原始误码率为１０－３的情况下，加入ＣＩＲＣ纠错电路后，误码率小于１０－８；

一种带二进制校正的10位100MS/s SAR ADC

基于SMIC 65nm CMOS工艺,设计了一种带二进制校正的10位100 MS/s逐次逼近型模数转换器(SAR ADC),主要由自举开关、低噪声动态比较器、电容型数模转换器(C-DAC)、异步SAR逻辑以及数字纠错电路组成。电容型数模转换器采用带2位补偿电容的拆分单调电容转换方案,通过增加2位补偿电容,克服了电容型数模转换器在短时间内建立不稳定和动态比较器失调电压大的问题,使SAR ADC的性能更加稳定。数字纠错电路将每次转换输出的12位冗余码转换成10位的二进制码。使用Spectre进行前仿真验证,使用Virtuoso进行版图设计,后仿真结果表明,当电源电压为1.2V、采样率为100MS/s、输入信号为49.903MHz时,该ADC的SNDR达到58.1dB,而功耗仅为1.3mW。

空间辐照环境下的FPGA可靠性设计技术

为了使基于SRAM结构的FPGA系统能够在空间辐照环境下稳定、安全、可靠地运行,FPGA软件的高可靠性设计便显得尤为重要。本文分析了空间辐照条件下FPGA发生故障的原因和机理,并结合实际设计的空间载荷项目,着重从软件方面提出了防范和解决的措施和方案。最后通过仿真和环境实验,验证了设计方案的可行性。

汉明码的改进及在存储器中的实现

随着信息技术的发展,数据的传输及存储的量越来越大。而在数据传输中,出错的概率也越来越大。为保证数据的正确性,汉明码被广泛的采用。文章首先介绍了普通汉明码的形成原理,在此基础上对其进行了改进,使得校验位不再受特定位限制,且编码时可以减少码位的运算次数,提高了系统性能。为减少系统开销,在存储器中实现时,对电路进行了优化,使得编码电路和译码电路能够共用。该设计为大规模存储器的设计提供了良好的基础。

交叉交织RS码在旋转头数字磁记录器中的应用

本文讨论了交叉交织ＲＳ码在旋转头数字磁记录中的应用。介绍了时域ＲＳ码编译码的基本方法，给出了用ＦＰＧＡ和Ｌ６４７１Ｘ系列ＶＬＳＩ芯片对ＣＩＲＣ编译码器的硬件实现，实验表明，在记录器原始误比特率为１０＾－３的情况下，加入ＣＩＲＣ纠错电路后，误比特率小于１０＾－８，本文最后对误码原因进行了分析。

二元信号自动纠检错的电路设计

本文以（７．３）循环码的自动检纠错为例，提出一种（ｎ、ｋ）循环码的设计方法。给出了实用电路及实验结果。