支持指令预取的两级指令缓存WCET分析

随着嵌入式实时系统中硬件的不断发展,许多处理器具有两级指令缓存并且支持指令预取技术.指令预取技术能否在两级指令缓存结构中广泛应用,取决于两级指令缓存下支持指令预取的缓存最坏情况执行时间(WCET,Worst-Case Execution Time)能否被分析.目前虽然存在一些支持指令预取的缓存分析方法,但是它们都只能用于单层指令缓存,并不能用于多层组关联指令缓存WCET分析.通过扩展在两级指令缓存架构下缓存分析的支持指令预取的抽象语义,本文提出了基于抽象解释的支持指令预取的缓存WCET分析方法.本文分析指令预取对于L1指令缓存和L2指令缓存访存延迟和抽象缓存状态的影响,设计了支持指令预取的L1指令缓存和L2指令缓存访存延迟计算方法和缓存状态分析算法.本文实验中对不同的Benchmarks进行了分析,结果表明本文的支持指令预取的缓存WCET分析方法是有效的,在不同的指令预取度下,指令预取比没有指令预取的最坏情况下平均提升了19.3%的性能.

科学计算应用程序单核指令级优化研究

尽管高性能计算机性能提升越来越快,但科学计算应用程序获得同步的性能提升是很困难的.提高科学计算应用程序的执行性能,需要依照高性能计算机体系结构的特点进行针对性的优化,其中单核指令级优化是科学计算应用程序性能优化的重要方面之一.以基于JASMIN（J adaptive structured meshes applications infrastructure）框架实现的Euler程序为例,探讨了科学计算应用程序在Intel Xeon微处理器平台上的具体性能问题和指令级并行性能优化方法,并较大幅度地优化了Euler程序的单核性能.程序优化后,二维和三维两个物理模型计算的总运行时间比优化前减少了21％～34％,核心模块Gas1dapproxy的执行时间缩短了50％以上.性能优化实验表明：流水线效率已成为影响科学计算类实际应用程序计算效率的重要因素,需要通过降低计算语句的依赖度、减少长延迟计算数量等方法予以改进.

LU分解在众核结构仿真器上的指令级调度研究

随着集成电路工艺的发展,众核处理器体系结构逐渐成为计算机体系结构设计者的研究热点。众核体系结构通过任务级的并行来提升整个处理器的性能。然而,指令级的并行性仍然是众核设计者需要认真考虑的问题。对浮点运算效率和加速比进行了形式化描述,验证了进行指令级调度的必要性。对处理器核内流水线进行详细分析,指出了指令级调度的一般性问题。提出了在众核结构上使用指令级调度和软件流水的方法。针对Splash2程序集里的LU分解算法,使用众核结构的硬件支持,在Scratched Pad Memory(SPM)上给出了调度指令的方案。在众核仿真器Godson-T上仿真了经过指令级调度后的算法,当使用64个线程处理512×512的矩阵时,程序性能达到调度前性能的4倍。

指令级并行编译器的数据预取及优化方法

微处理器芯片的处理能力越来越强 .但是 ,存储器的速度却远远不能与其匹配 ,造成了整个系统的性能不理想 .为解决这个问题 ,编译器发展了局部性优化、数据预取等多种技术 .文中将介绍一种用于 IL P(Instructionlevel Parallelism)优化编译器的数据预取技术以及一种利用寄存器堆减少主存访问次数、对程序进行优化的方法 .利用它们可以提高平均存储性能 。

基于数据流的指令级功耗建模方法

在SoC系统中,嵌入式CPU内部的复杂性和应用需求使得其指令级功耗建模十分困难,为此提出了一种基于数据流的指令级功耗建模方法,考虑到了CPU内部信号变化对功耗的影响。采用包括了所有指令类型的7个算法程序作为样本的验证结果显示该模型具有较快的执行速度和稳定的计算精度,可以为低功耗EDA软件设计提供指导。

指令级功耗特征的硬件木马检测高效机器学习

由于半导体产业的设计和外包代工制造全球化趋势,使得集成电路容易受到硬件木马造成的严峻威胁。基于电路退化模型等的隐秘硬件木马通常将恶意行为隐藏在正常的芯片行为中,从而难以被传统的测试和验证方法发现。建立一个高效的机器学习框架,利用指令级侧信道功耗特征对无木马和插入木马的芯片电路进行分类。算法模型采用不同的指令和木马构造提取的特征向量集。为评估检测方法性能,在Altera StratixⅡFPGA中实现基于MC8051微控制器的基准电路,并详细分析在有监督和无监督模式下的5种机器学习算法模型。测试结果表明,综合各种特征条件,有监督的朴素贝叶斯方法检测准确率最高,平均为95%,有监督的支持向量机方法运行时间最短,平均为0.04 s。另外验证了无监督的支持向量机可以作为一种没有黄金参考模型下的有价值方法,即使在恶劣训练条件下,其检测准确率也在17%~72%。

密码协处理器指令级并行编译研究

立足于处理器体系结构的研究,结合可重构设计技术以确保密码处理的灵活性是密码协处理器研究的重要方法,其中如何提升密码协处理器的性能是至关重要的问题。基于VLIW体系结构以及可重构设计技术,设计专用指令密码协处理器。编译器作为密码协处理器的重要组成部分,重点研究了密码协处理器指令级并行编译技术,通过提高指令级并行度来提升密码协处理器的性能。

指令级并行程序执行模型

提出了一种形式化的指令级并行程序执行模型（Ｉｎｓｔｒｕｃｔｉｏｎ－ＬｅｖｅｌＰａｒａｌｅｌＰｒｏｇｒａｍＥｘｅｃｕｔｉｏｎＭｏｄｅｌ，ＩＬＰＰＥＭ）．ＩＬＰＰＥＭ不仅可以描述程序实际执行过程的行为，也可以描述编译和执行时不确定的时间变化所造成的可行执行过程的行为；同时提出了程序执行的同构概念，并证明了可行程序执行必与一个实际程序执行同构，从而为并行程序编译和验证提供了理论依据．

指令级同步的高性能并行处理系统

在诸如虚拟现实技术等许多应用技术中 ,具有实时性的视景生成系统都被列为最关键技术之一 ,而目前的计算机技术远远满足不了人们的期望值 ,于是探索提高处理速度一直成为人们注视的焦点 .结合九五预研工作设计了采用指令级同步的高性能并行处理系统———计算机图像生成系统 (CIG) .以此为例 ,说明如何结合商品化的通用处理器和自行设计的专用处理器 ,设计一个高性能并行处理系统的方法 :包括硬件设计方法 ,时序同步与指令同步措施 ,编程技术等关键技术。实践证明 ,采用这种技术解决了许多采用其他并行处理方法难以解决的问题 .

指令级并行的多媒体数据实时处理

讨论了指令级并行运算环境中多媒体数据处理的实现方法和性能。围绕ＭＭＸ技术，提出了面向数据流的并行程序开发方法，实现和测试了典型的多媒体数据处理算法，研究了指令级并行计算环境下不同算法的实现技巧，评估了各自的性能。针对ＭＭＸ技术，提出了改进建议。

LS-RISC指令级功耗模型的开发

针对笔者自主研制的LS-RISC微处理器,讨论了其指令级功耗模型的开发。为了降低指令间效应对功耗分析带来的复杂度,按照指令执行时经过的功能部件,对指令进行重新分类,使得分析的复杂度由O(n2)减小到了O(n)。功耗模型的成功开发,为低功耗编译和软件功耗优化奠定了基础。

国产Unicore架构的Android系统绘图操作指令级加速优化

针对国产Unicore架构平台在二维绘图过程中内存填充操作及多种像素格式alpha混合等耗时操作,利用Unicore架构访问32byte对齐内存数据的高效性,改变内存填充操作,采用汇编技术批量填充内存,优化内存填充效率;利用单指令多数据(SIMD)协处理器的运算并发性加速改进alpha混合操作,使SK130平台能够并行完成多个像素的alpha混合,提升alpha混合效率.实验结果表明:采用汇编优化后,Android系统Canvas填充效率平均提升17%,最高达44%.采用SIMD加速技术与汇编优化相结合后,Android系统位图渲染效率平均提升34%.

指令级密码处理器软件功耗建模与仿真

为了分析密码处理器软件的功耗,提高软件的抗能量攻击能力,提出了基于指令的处理器功耗建模仿真方法;详细阐述了模型建立、指令功耗求解算法以及指令功耗采集平台建立方法;在此基础上对一款密码专用处理器的AES加密算法软件功耗进行了仿真,对仿真结果和实际测量结果进行了比较分析,结果表明这种处理器功耗建模方法是有效的。

基于硬件事件的并行程序指令级性能模型与应用

当前,应用程序持续运行性能与高性能计算机峰值性能的差距有扩大的趋势,许多实际应用程序的性能通常只能达到机器峰值性能的5％～10％,甚至更低,如何优化并行应用成为高性能计算领域关注的焦点.从如何利用硬件事件进行程序指令级优化入手,提出一种基于硬件事件的性能模型,揭示出程序性能与程序特征、微处理器特征的关系.基于该性能模型,在Intel Xeon微处理器平台上对Euler等程序进行优化,gas1dapproxy等性能热点模块的执行时间可以缩短12％～61％.性能优化实验表明：使用该性能模型可以降低用户进行指令级并行性能优化的难度,指导用户选择正确的性能优化方向.

提高VLIW指令级并行性的基本策略与技术

文章概述了ＶＬＩＷ体系结构特征，分析了在ＶＬＩＷ体系结构下开发指令级并行性的技术难点，针对影响 ＶＬＩＷ体系指令级并行性的因素阐述了一些基本的实现策略和实现技术。

VLIW中指令级的并行处理分析

在研究超长指令 (VL IW,Very L ong Instruction Word)体系结构的基础上 ,总结了 VL IW体系结构的指令结构特征、处理器结构体征和执行特征 ,用VL IW的编译调度很好的提高了指令级的并行处理。提高指令级并行性是实现高性能中央处理器的主要手段 ,因而如何实现指令的动态调度和解决控制相关以及多指令流出 ,这就成为了开发一个指令级并行性能高的微处理器的关键所在。文中介绍了 VL IW的循环展开的指令处理技术 ,大大提高了指令的执行速度 ,从一个方面预示了 VL IW的发展前景。

五种执行机制下的指令级并行性

指令级并行性是保证处理器性能不断改进的重要途径.我们利用研制的S&S模拟系统,针对不同执行机制对八个基准程序中潜在指令级并行性存在、开发情况的影响,在多方面进行了定量分析,结果表明推测式执行和多控制流并行是充分挖掘出程序中潜在并行性的关键。

指令级并行中谓词分析技术的研究

谓词支持是IA 6 4体系结构的新特征 ,它为发掘指令级并行提供了更多的机会 ,同时给编译器的设计者增加了难度 .谓词是条件执行的依据 ,是提高指令级并行的新途径 .该文介绍在ORC(IA 6 4OpenResearchCompiler)中首次设计实现的基于谓词划分图的谓词分析技术及其在指令调度中的应用 .利用谓词分析技术建立了谓词关系数据库、指令调度查询谓词关系数据库提高指令级并行 .文章着重论述了谓词关系数据库的核心———谓词划分图的建立 ,在谓词划分图的基础上实现了谓词关系的计算和查询 ,实际结果表明谓词分析技术有显著优化效果 .

基于循环程序的指令级并行

本文阐述了一个新的观点基于软流水,我们从一维向量到二维矩阵将软流水作为一个指令级转换。这样,软流水问题自然地就被分为两个子问题,其中一个决定矩阵中的行操作,另外一个决定列操作。基于这种观点,我们探索了一个称为分解的软流水的新循环调度方法。

VLIW DSP指令级精度模拟器的快速实现方法

为了以最小代价开发出超长指令字(VLIW)数字信号处理器(DSP)的指令级精度的模拟器,缩短开发周期,提出了一种基于开源模拟器(gem5)的开发方法。对gem5模拟器和VLIW DSP的指令执行流程分别进行分析,指出指令在gem5模拟器上以纯32位指令环境顺序执行和指令在VLIW DSP上以16/32位混合指令环境并行执行之间的矛盾是开发的难点。在gem5的顺序执行模型的基础上,通过加入并行的判决、执行机制和16/32位混合指令的取指机制建立了VLIWDSP的模型,并具体实现了一款VLIW DSP的模拟器。通过一组针对每条指令的测试程序和一组DSP典型应用程序验证了该方法的正确性和可行性。