级联梳状积分滤波器的原理及FPGA实现

在软件无线电的下变频模块中,级联梳状积分滤波器有着重要的应用,其主要作用是信号的抽取与低通滤波。文中总结了级联梳状积分抽取滤波器的理论要点,并介绍了采用FPGA的滤波器设计方法,给出了仿真结果,并加以分析,从而证实了设计的可靠性和可行性。

宽带通信芯片中级联积分梳状插值滤波器的优化设计

级联积分梳状(CIC)滤波器由于其结构简单、高效等优点,经常作为宽带通信芯片中的抽取器或插值器。随着通信系统以及超大规模集成电路的发展,芯片集成密度越来越高,需要对芯片中关键模块积分梳状滤波器进行面积的优化。为此,设计一种应用于无线宽带射频芯片的CIC插值滤波器。通过位宽优化方法减少滤波器内部节点位宽,并在增益校正部分采用输出截位后的正则有符号数字量编码乘法代替全位宽二进制补码乘法。实验结果表明,与优化前的CIC插值滤波器相比,该滤波器的电路面积可优化58%左右。

基于外推和级联积分梳状滤波器的多普勒插值方法

INS/GPS深组合导航系统的本地码和载波数控振荡器(NCO)控制量的计算需要利用滤波修正后的惯导位置信息或速度信息,其中的多普勒频移计算需要同时利用位置和速度信息。基带I、Q信息的更新率通常为1 kHz,利用惯导信息解算出的多普勒频移为100 Hz,利用级联积分梳状(CIC)滤波器进行插值有效解决了二者更新率的匹配问题。此外,导航滤波器的更新频率通常为1 Hz,惯导解算频率为100 Hz,对于低精度惯导系统,在滤波修正周期之间误差累积较快,利用外推方法有效控制了惯导解算误差。通过半实物仿真分析,基于外推和CIC滤波器的在线插值结果与基于B-样条插值结果对比,误差标准差约为1 Hz,误差的频谱被限定在0.02 Hz以内,结果表明了该方法的有效性。

基于FPGA的级联积分梳状滤波器设计与实现

针对软件无线电中的多速率信号处理,介绍了级联积分梳状滤波器的基本组成及设计原理,给出了基于FPGA的具体设计方案及实现方法。仿真结果表明,该设计简单合理,使用灵活方便,具有良好的性价比,可应用于各种多速率信号处理系统。

可编程多级级联积分梳状内插滤波器的设计

从原理上分析了级联积分梳状滤波器(CIC滤波器)的特点,及主要参数对滤波器性能的影响。设计了多级级联CIC内插滤波器,利用"剪除"理论对每一级的输出位宽进行有效截取,在满足设计精度的前提下,不浪费硬件资源。采用多相滤波结构,将滤波器的工作时钟降低到单项滤波结构的1/4,降低运算模块设计难度,最高可实现1 GHz的工作频率。为满足不同的应用环境要求,设计了可编程控制模块,可实现2~63倍的不同插值。应用于某数字上变频电路中,基于0.18μm CMOS工艺流片,测试结果验证了所设计的滤波器功能可满足实际应用需求。

面向低轨卫星的低资源大带宽自适应成形滤波设计

由于低轨卫星通信过程中信号电平动态变化较大,为了提高信道利用率系统需要根据通信链路情况自动控制传输速率。为保证系统通信不中断,满足实时通信的需求,提出了一种面向低轨卫星的低资源大带宽新型成形滤波器设计方法,该方法采用并行多相级联积分梳状(Cascade Integrator Comb, CIC)滤波器的方式设计成形滤波器,能够实现几百kHz至几百MHz大带宽信号的成形,解决高、中、低速信号自适应连续成形滤波问题。相比传统成形滤波器的高速信号处理能力提高了8倍,能节省乘法器资源95%以上,适应低轨卫星通信场景下星载处理使用。仿真结果表明该滤波器对信号的成形效果和带外抑制情况与传统滤波器几乎一致。

基于FPGA的CIC滤波器的设计

级联积分梳状(CIC)滤波器是一种被广泛应用于软件无线电中实现抽取或者插值的高效滤波器。它主要用于降低或提高采样率,同时也具有低通滤波的作用。CIC滤波器的主要特点是,仅利用加法器、减法器和寄存器(无需乘法运算),占用资源少,实现简单且速度高。针对软件无线电中的多速率信号处理技术,以降低采样率为例,首先简要总结了CIC滤波器的理论要点,重点介绍了基于FPGA的CIC滤波器具体设计方案和实现方法;然后运用VHDL语言在FPGA上进行了仿真、综合,仿真结果验证了设计的有效性和可行性。最后将其成功地运用于DDC芯片的开发中。

全加结构抽取和补偿滤波器的高效实现

针对接收机设计中使用有限冲击响应(FIR)滤波器对级联积分梳状(CIC)抽取滤波器进行补偿滤波的问题,提出了一种全加结构无乘法运算的FIR补偿滤波器实现方式.通过对FIR补偿滤波器系数的近似,将滤波器系数用与它最接近的{2n}集合中的一个数表示,将滤波器乘法运算转换为移位运算,整个补偿滤波运算仅由滤波器阶数个加法单元构成.仿真结果表明,这种采用系数近似的算法在实现高速运算的同时,可以满足对CIC抽取滤波器进行补偿滤波的要求.

基于FPGA和MCU的低成本地震信号数字滤波器设计

针对地震数据采集系统提出一种低成本、高灵活性的数字滤波设计方案。不仅对于地震数据采集系统有很大的实用意义,对于其它传感器网络也是可供参考的解决方案。设计的目的是在保持优秀的低通性能的同时实现高度抽取。该滤波器系统由四级CIC滤波和两级FIR滤波构成,分别在FP-GA和MCU内部实现。滤波器有着良好的低通性能,在430 Hz～500 Hz范围内幅度响应下降了137 dB。采用实际信号测试,信噪比好于110 dB,能够很好地满足地震数据采集的需求。

Sigma-Delta ADC数字抽取滤波器的设计和实现

数字抽取滤波器是Sigma-Delta(Σ-Δ)模数转换器(ADC)的重要组成部分,它负责Σ-Δ调制器输出信号的滤波和抽取。文中设计的数字抽取滤波器由级联积分梳状(CIC)滤波器、CIC补偿滤波器和半带滤波器组成。首先,介绍Σ-ΔADC原理;然后,讨论数字抽取滤波器的原理及实现;接着,分别从MATLAB和Verilog实现验证抽取滤波器的功能;最后,通过测试实际芯片验证数字抽取滤波器的功能和性能,满足设计要求。

∑—Δ微加速度计的抽取滤波器设计

设计一种数字抽取滤波器,用于∑-Δ微加速度计的研究。分析了抽取滤波器的实现结构;基于Matlab平台,利用Simulink的过滤器分析工具包(FDATool),详细介绍了级联积分器梳状(CIC)滤波器和半带滤波器的设计过程,并给出它们相应的结构图;对滤波器的性能进行了仿真和分析。结果表明:抽取滤波器实现了256倍抽取,分辨率达到了20 bit,该滤波器能正确再现输入加速度信号。

带余弦预滤波和补偿滤波的抽取滤波器

提出在CIC加级联余弦预滤波器后增加补偿滤波器,补偿它们的通带降落。并且根据功耗的估算公式,采用不同阶数的余弦预滤波器组合的方式,将低阶余弦预滤波器往前放,高阶余弦预滤波器往后放,减小了功耗的增加。数值实验说明了这种方式减小量化噪声有明显效果,并且引起功耗的增加也不大。最后通过实验结果优化出一个配置,此配置的量化噪声有大幅度减小,而且功耗增加非常小。

基于FPGA的CIC抽取滤波器设计与实现

现场可编程门阵列(FPGA)器件广泛应用于数字信号处理领域,而使用VHDL或Verilog HDL语言进行设计比较复杂。针对软件无线电中的多速率信号处理技术,提出了一种采用DSP Builder实现级联积分梳状(CIC)抽取滤波器的FPGA实现方案。软件仿真和硬件测试验证了设计的正确性和可行性。

电能计量芯片Sigma-Delta ADC降采样滤波器设计

Sigma-Delta ADC精度高,是电能计量芯片的首选ADC。文中设计了一个应用于电能计量芯片中∑-△ADC的数字抽取滤波器,将∑-△调制器输出的串行比特流信号转换成多位并行输出。该抽取滤波器采样多级抽取结构,由级联积分梳状滤波器(Cascaded Integrator Comb,CIC),半带滤波器(Half Band Filter,HBF)以及FIR补偿滤波器组成。对各级滤波器的阶数、系数进行优秀设计,实现128倍的抽取。对HBF采用有符号正则数编码节(CSD)编码,经优化设计后,在CSMC 0.18um工艺下综合,与传统方法相比,面积减少8%,功耗降低15%。实验结果表明:该方法使抽取滤波器在面积和功耗上都有所改善,且性能完全符合电能计量芯片设计要求。

基于FPGA的CIC滤波器的设计与实现

介绍了积分级联梳状滤波器的设计和实现,并运用Verilog语言在FPGA上进行了仿真,给出了仿真结论,实验结果表明CIC滤波器结构简单,该方案切实有效和可行。

高性能CIC滤波器的优化设计

在双相相敏检测技术的数字锁相放大器系统中,为了解决被测信号的采样频率较高造成的数字信号处理系统响应速度慢及占用硬件逻辑资源多的问题,采用多速率信号处理理论来降低被测信号的采样频率。利用级联积分梳状(CIC)滤波器实现采样率的降低,提出通过级联内插二阶多项式(ISOP)滤波器降低其通带的衰减。应用Hogenaur"剪除"理论消除来自前一级的低有效位在保证级联积分梳状滤波器滤波特性的同时减少了硬件实现时所占的逻辑资源,改进后的级联积分梳状滤波器可以获得更好的滤波性能。MATLAB与Modelsim联合仿真测试验证了设计的正确性与可行性。

新型CIC滤波器的优化设计及其仿真

CIC滤波器的优点在于非常容易用硬件实现,然而它具有一对矛盾一阻带衰减和通带波动。文中针对由这对矛盾引起的通频带过窄的不足,提出了一种适用于DVB-T系统接收机的新型CIC滤波器的设计方法。该方法结合典型的补偿滤波器,设计了一种全局可调的多级CIC滤波器,统一优化滤波器中的参数,抽象出了此问题的数学模型,并采用网格搜索法进行求解。最后用Matlab6.5和QuartusⅡ5.1平台进行了联合仿真,并和其它设计方法的仿真结果进行了对比。仿真结果表明新型CIC滤波器在满足阻带衰减指标的要求下,最小化了通带波动,达到了更优异的性能,同时也证明了硬件电路的正确性和有效性。

LTE系统中多速率采样滤波器的设计

在LTE(long term evolution)系统中对OFDM基带信号采样进行数字化处理时,随着系统带宽变化,采样速率也随之变化,但是根据协议,发送端采样速率固定,此时需要对信号进行过采样。通过对滤波器的分析比较以及仿真设计,得出结论,LTE系统中可以使用半带滤波器实现信号的过采样。

基于多级CIC滤波器的相控阵延时算法设计

为实现超声相控阵精确延时的接收技术,基于多级级联积分梳状数字滤波器(Cascade Integrator Comb,CIC)设计了延时算法。利用数字信号的内插理论,通过多级CIC数字滤波器插值处理,提高信号延时精度,同时也减少硬件资源的消耗。通过现场可编程门阵列(FPGA)的实现,验证了延时算法的可行性。实验表明此方法在采样率为50MHz的条件下可以实现1.25ns延时精度,为精度要求高的相控阵接收系统提供了技术支持。

一种基于宽带信号的抽取滤波器设计

级联积分梳状(CIC)滤波器结构简单,所耗逻辑资源少,广泛用于高速抽取和插值操作,但处理宽带信号的幅频响应不理想,难以满足抗混叠性能。通过分析传统CIC滤波器结构和功率谱密度,改进型滤波器利用锐化级联积分梳状(SCIC)技术提高阻带衰减并加入内插二阶多项式(ISOP)补偿器降低带内容差,同时讨论了现场可编程门阵列(FPGA)实现的硬件结构和寄存器位宽。仿真验证了改进型滤波器具有更好的通、阻带特性。