纳米CMOS集成电路设计技术和发展趋势

论述了日美等国纳米CMOS集成电路半导体制造工艺的现状和发展趋势,分析说明国外半导体制造技术的战略和发展状况;结合90 nm CMOS工艺设计的超大规模SOC芯片的实践,对纳米CMOS集成电路设计技术进行分析;阐述SOC设计面临的技术难题,并对今后的发展趋势进行了预测。

4H-SiC CMOS高温集成电路设计与制造

设计、制造并测试了基于碳化硅材料的横向MOSFET器件和CMOS电路。常温时,N型和P型MOSFET在片测试的阈值电压分别约为5.4 V和-6.3 V;温度达到300℃时,N型和P型MOSFET的阈值电压分别为4.3 V和-5.3 V。由N型和P型MOSFET组成的CMOS反相器在常温下输出的上升时间为1.44μs,下降时间为2.17μs,且在300℃高温条件下仍可正常工作。由CMOS反相器级联成的环形振荡器在常温下的测试工作频率为147 kHz,在高温下也可正常工作。

基于BGR芯片设计的CMOS集成电路教学新范式

针对集成电路专业实验教学中软件使用难度高以及教学模式单一的问题,结合专业培养方案对课程知识与能力的要求,提出一种基于BGR芯片设计的CMOS集成电路教学新范式。该文采用调研分析、调查问卷、理论+实践、系统评估等方法,培养学生实验技能、设计思想、EDA方法和分析方法,从而提高学生在模拟芯片设计方面的实践能力和创新意识。教学实践表明,该教学模式在集成电路人才培养实践教学中取得了良好的教学效果。

CMOS集成电路总剂量效应加固技术研究现状

在核设施运行、乏燃料后处理、可控核聚变、航天卫星与太空探索、核军工、γ辐照站等存在强辐射的场景下,高能粒子、射线会与器件中的半导体材料相互作用产生辐射效应,对信号的完整性和精度产生较大影响。本文首先介绍了总剂量效应(TID)的作用机制,及其在MOS器件中的主要影响:总剂量效应会导致MOS管阈值电压漂移、跨导下降、载流子迁移率降低和电流额外泄漏等问题。其次,按照时间顺序依次阐述了近代以来总剂量效应在半导体器件特别是是CMOS器件中的具体影响,尤其对浅槽隔离氧化物(Shallow Trench Isolation, STI)受到总剂量效应的影响做了着重描述。最后,分析了在电路级中的总剂量效应,以及目前流行的几种抗辐射加固技术。

用于光伏电力传输的CMOS集成电路的优化设计

作为一种重要的可再生能源技术,光伏电力传输对于解决能源需求和降低环境污染具有重要意义。该技术的关键在于利用限流NMOS晶体管和额外的偏置电压来控制电路中的工作电流。优化设计光伏电力传输中的CMOS集成电路,通过调节偏置电压,灵活调节光伏电力传输系统的开关电压和电流,以满足电力传输的需求,降低功耗,提高能量转换效率,降低设备故障和损坏的风险,从而确保系统的稳定运行。

纳米级CMOS集成电路的发展状况及辐射效应

介绍互补金属氧化物半导体(CMOS)集成电路的发展历程及纳米级CMOS集成电路的关键技术,在此基础上研究了纳米级CMOS集成电路的辐射效应及辐射加固现状。研究结果表明,纳米级FDSOICMOS集成电路无需特殊的加固措施,却比相同技术代的体硅CMOS集成电路有好得多的辐射加固能力,特别适用于空间应用环境。

纳米尺度互连线寄生参数的仿真及应用于CMOS射频集成电路设计

本文给出了一种应用于电路版图仿真的互连线寄生参数模型。该模型基于物理现象的集总参数模型,模型各个参数都可以采用电磁场仿真软件提取得到。文中分析了模型的仿真精度,并通过仿真显示该模型有效性。最后,对该互连线的寄生参数模型应用于CMOS集成电路设计的流程进行了讨论分析。分析表明在集成电路设计中采用该模型可以根据电路设计要求进行调整互连线的尺寸,并可将互连线参数作为电路设计的一部分进行综合考虑,有助于提高电路综合性能。

纳米级CMOS集成电路的单粒子效应及其加固技术

空间应用的集成电路受到辐射效应的影响,会出现瞬态干扰、数据翻转、性能退化、功能失效甚至彻底毁坏等问题.随着器件特征尺寸进入到100nm以下(以下简称纳米级),这些问题的多样性和复杂性进一步增加,单粒子效应成为集成电路在空间可靠性应用的主要问题,给集成电路的辐射效应评估和抗辐射加固带来了诸多挑战.本文以纳米级CMOS集成电路为研究对象,结合近年来国内外的主要技术进展,介绍研究团队在65nm集成电路单粒子效应和加固技术方面的研究成果,包括首次提出的单粒子时域测试和分析方法、单粒子多节点翻转加固方法和单粒子瞬态加固方法等.

致冷型红外CMOS读出集成电路的发展现状

致冷型红外读出集成电路经历了 2 0多年的发展 ,其技术已日臻完善 ,CMOS读出电路是当今读出电路的主流 ,其发展趋势是减小像元间距 ,增加焦平面阵列像元数而又不降低其光电性能。将滤波电路、A D转换等功能器件集成在同一芯片上也是读出电路的发展方向。

CMOS毫米波亚毫米波集成电路研究进展

近年来,随着工艺的不断进步,硅基集成电路已突破了仅适用于数字电路和低频模拟电路的传统观念,迅速拓展到毫米波甚至亚毫米波频段。在未来10年内,硅基工艺将具备覆盖毫米波频段的能力,并在部分器件与系统上实现到亚毫米波频段或太赫兹的跨越。我国在该领域起步稍晚,但在国家重点基础研究发展计划("973"计划)、国家高技术研究发展计划("863"计划)和自然科学基金等的支持下,已快速开展研究并取得进展。文中概要介绍了国际上在硅基毫米波亚毫米波集成电路与系统方面的研究背景和我国特别是东南大学毫米波国家重点实验室在CMOS毫米波亚毫米波集成电路方面的最新研究进展。

Si-SiGe材料三维CMOS集成电路技术研究(英文)

根据SiGe材料的物理特性,提出了一种新有源层材料的三维CMOS集成电路.该三维CMOS集成电路前序有源层仍采用Si材料,制作nMOS器件;后序有源层则采用SiGe材料,以制作pMOS器件.这样,电路的本征性能将由SinMOS决定.使用MEDICI软件对Si-SiGe材料三维CMOS器件及Si-SiGe三维CMOS反相器的电学特性分别进行了模拟分析.模拟结果表明,与Si-Si三维CMOS结构相比,文中提出的Si-SiGe材料三维CMOS集成电路结构具有明显的速度优势.

CMOS集成电路的功耗优化和低功耗设计技术

总结了当前已发展出的各个层次的 CMOS低功耗设计技术和低功耗设计方法学的研究进展。重点介绍了时序电路的优化、异步设计、高层次电路设计和优化技术。

CMOS集成电路用Φ150—200mm外延硅材料

报道了 Φ15 0 m m CMOS硅外延材料的研究开发及集成电路应用成果 ,对 Φ2 0 0 mm P/P-硅外延材料进行了初步探索研究 .Φ15 0 m m P/P+硅外延片实现了批量生产 ,并成功应用于集成电路生产线 ,芯片成品率大于 80 % .

CMOS集成电路的电热耦合效应及其模拟研究

文章基于集成电路具体的封装结构提出了它的热学分析模型。针对均匀温度分布的集成电路 ,采用解耦法实现了电热耦合模拟软件 Etsim。

CMOS集成电路低功耗设计方法

近年来,功耗问题已成为VLSI设计,尤其是在电池供电的应用中必须考虑的重要问题之一。文章通过对CMOS集成电路功耗起因的分析,对CMOS集成电路低功耗设计方法[1]和设计工具进行了深入的讨论。

CMOS射频集成电路的研究进展

近年来,射频集成电路(RFIC)的应用和研究得到了飞速的发展,CMOS射频IC的研究更是成为该领域的研究重点和热点。文章对CMOS技术在射频和微波领域的应用进行了详细的探讨,着重介绍了当前射频通讯中常用的收发机结构及其存在的问题和解决方案;分析了射频收发机前端关键电路模块低噪声放大器(LNA)、混频器(Mixer)、压控振荡器(VCO)、功率放大器(PA)和射频关键无源元件的最新研究进展;展望了CMOS技术在射频领域的发展前景。

高温CMOS集成电路闩锁效应分析

本文详细地分析了LDD结构高温CMOS集成电路闩锁效应.文中提出了亚微米和深亚微米CMOS集成电路闩锁效应的模型.在该模型中,针对器件的尺寸和在芯片上分布情况,我们认为CMOS IC闩锁效应的维持电流有两种模式:大尺寸MOST的寄生双极晶体管是长基区,基区输运因子起主要作用;VLSI和ULSI中MOST的寄生双极晶体管是短基区,发射效率起主要作用.但是他们的维持电流都与温度是负指数幂关系.文章给出了这两种模式下的维持电流与温度关系,公式在25℃至300℃之间能与实验结果符合.

CMOS集成电路的闭锁特性和闭锁窗口分析

由于布局结构的复杂性,CMOS集成电路可能存在多个潜在的寄生闭锁路径。各个闭锁路径因触发剂量率和闭锁维持电压、闭锁维持电流不同而相互影响,可能产生一个或多个闭锁窗口。在详细分析CMOS集成电路闭锁特性的基础上,建立了"三径"闭锁模型,对闭锁窗口现象进行了合理解释。

155 Mbit/s和622 Mbit/s速率0.6μm CMOS工艺光纤用户网专用集成电路的部分核心芯片

采用国内的CSMC HJ 0 .6 μmCMOS工艺实现了 15 5Mb/s和 6 2 2Mb/s速率的光纤用户网专用集成电路的部分核心芯片。芯片测试结果表明 ,激光二极管驱动电路(LDD) ,前置放大器 (Pre Amp)和限幅放大器 (LA)集成电路达到了世界同类集成电路的水平。

1.25 Gbps并串转换CMOS集成电路

分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。